JP2002184879A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002184879A JP2000385399A JP2000385399A JP2002184879A JP 2002184879 A JP2002184879 A JP 2002184879A JP 2000385399 A JP2000385399 A JP 2000385399A JP 2000385399 A JP2000385399 A JP 2000385399A JP 2002184879 A JP2002184879 A JP 2002184879A
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泰弘 谷口
Kazuyoshi Shiba
和佳 志波
Nozomi Matsuzaki
望 松崎
Hidenori Takada
英典 高田
Hitoshi Kume
均 久米
Shoji Yadori
章二 宿利
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Abstract

(57)【要約】 【課題】 短チャネルの不揮発性メモリセルにおいて、
ドレインディスターブ現象を防ぐことのできる技術を提
供する。 【解決手段】 メモリセルＭＣのドレインを形成するｎ
型半導体領域２Ｄとパンチスルーストッパ層７との間
に、ｎ型半導体領域２Ｄより実質的に不純物濃度の低い
ｎ-型半導体領域８を設けることにより、パンチスルー
ストッパ層７の接合部の電界を緩和させる。これによ
り、短チャネル効果を防ぐ機能を有するパンチスルース
トッパ層７を設け、さらに書き込み時のリーク電流を抑
えるために非選択メモリセルの制御ゲートに負電圧を印
加しても、ドレインディスターブ現象を防止することが
可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、電気的書き換え可能な並列
接続型不揮発性メモリセルを有する不揮発性メモリ半導
体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】不揮発性メモリ半導体装置においてデー
タの書き込みおよび消去を電気的に行うことが可能な不
揮発性メモリは、たとえば配線基板上に組み込んだまま
の状態でデータの書き換えが可能であり、使いやすいこ
とからメモリを必要とする様々な製品に幅広く使用され
ている。
【０００３】特に、電気的一括消去型ＥＥＰＲＯＭ（El
ectric Erasable Programmable Read Only Memory；以
下、フラッシュメモリという）は、メモリアレイの一定
の範囲（メモリアレイの全てのメモリセルまたは所定の
メモリセル群）のデータを一括して電気的に消去する機
能を持っている。さらにフラッシュメモリは、１トラン
ジスタ積層ゲート構造であることからセルの小型化が進
み、高集積化への期待も大きい。
【０００４】１トランジスタ積層ゲート構造は、１個の
不揮発性メモリセル（以下、単にメモリセルと略す）
が、基本的に１個の２層ゲートＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor）で
構成されている。その２層ゲートＭＩＳＦＥＴは、半導
体基板上にトンネル酸化膜を介して浮遊ゲートを設け、
さらにその上に層間膜を介して制御ゲートを積み重ねる
ことで形成されている。
【０００５】フラッシュメモリにおけるデータの記憶
は、上記浮遊ゲートに電子を注入したり、浮遊ゲートか
ら電子を抜き出したりすることで行われている。たとえ
ば、並列接続型不揮発性メモリで代表的なＮＯＲ型フラ
ッシュメモリでは、次のように行われる。
【０００６】データの書き込みは、ソースと基板とを接
地し、制御ゲートとドレインに相対的に高い電圧を印加
する。これにより、ソースからドレインに向かって基板
表面近傍のチャネル領域を電子が高速で走り、チャネル
領域がピンチオフするドレイン近傍で十分高いエネルギ
ーを得た電子がホットエレクトロンとなる。このホット
エレクトロンは浮遊ゲート下のゲート絶縁膜の電位障壁
（ポテンシャルバリア）をジャンプできるようになり、
制御ゲートによって作られる電界により、エネルギーの
壁を乗り越えて浮遊ゲートに引きつけられ、注入され
る。この注入は一般にホットエレクトロン注入またはチ
ャネル注入と称されている。本明細書では、以下、ＨＥ
注入と称する。こうすることで浮遊ゲートが負に帯電
し、制御ゲートから見たしきい値電圧が所定の値よりも
高くなる。このしきい値電圧が所定の値よりも高い状態
が、データが書き込まれた状態、たとえば論理“０”と
呼ばれる。
【０００７】また、データの消去は、浮遊ゲート下の薄
いゲート絶縁膜のＦＮトンネリング（Fowler-Nordheim
tunneling）によって行う。たとえばソース、ドレイン
を開放した状態で制御ゲートに相対的に高い電圧を印加
すると、浮遊ゲート中の電子が浮遊ゲート下の半導体基
板に引っぱり出され（トンネル放出）、浮遊ゲートの電
位は中性に戻り、制御ゲートから見たしきい値電圧は所
定の値よりも低くなる。このしきい値電圧が所定の値よ
りも低い状態が、データが消去された状態、たとえば論
理“１”と呼ばれる。このＦＮトンネリングは、上記基
板以外に、浮遊ゲート下に位置するソースまたはドレイ
ンの半導体領域に対して行うこともできる。
【０００８】また、データの読み出しは、制御ゲートに
たとえば３〜５Ｖ程度の電圧を印加する。この時、デー
タが書き込まれたメモリセルではチャネル領域に電流が
流れないが、データが消去されたメモリセルではチャネ
ル領域に電流が流れるため、論理“１”、“０”を区別
することができて、メモリセルの情報を読み出すことが
できる。
【０００９】実際のメモリセルアレイは、行方向に延び
る複数本のワード線と列方向に延びる複数本のビット線
とが互いに直交するように配置され、各ワード線と各ビ
ット線との交点にメモリセルが配置されており、各メモ
リセルのドレインは各ビット線に接続され、各メモリセ
ルのソースは各ソース線に接続されている。従って、メ
モリセルにデータを書き込む場合は、書き込みの対象と
なるワード線（以下、選択ワード線と称す）とビット線
の両方を相対的に高い電圧とし、メモリセルのデータを
消去する場合は、ビット線とソース線を開放した状態で
選択ワード線を相対的に高い電圧とすればよい。このよ
うな並列接続型の不揮発性メモリ半導体装置について
は、たとえば米国特許第４８６８６１９号に述べられて
いる。
【００１０】ところで、微細加工技術、新回路技術ある
いは小型パッケージ技術などの広範な技術の進展に支え
られてフラッシュメモリの高集積化が進む一方で、メモ
リセルの微細化に伴った種々の問題が生じている。しか
し、これもメモリセル構造の改良や動作電圧の変更など
が図られながら、メモリセルの縮小が実現されている。
【００１１】たとえば、本発明者が検討した並列接続型
の一つであるＮＯＲ型のセル配置を有するフラッシュメ
モリにおいては、主として短チャネル効果によるパンチ
スルー現象、および書き込み時において、書き込みの対
象となるメモリセル（以下、選択メモリセルと称す）と
ビット線を共通にして並列に接続された書き込みの対象
にならないメモリセル（以下、非選択メモリセルと称
す）のリーク電流の増加がフラッシュメモリの信頼度を
低下させるという問題点が明らかとなった。
【００１２】しかしながら、短チャネル効果に対して
は、ドレインを構成するｎ型半導体領域をｐ型導電性を
示すパンチスルーストッパ層で囲むことによってパンチ
スルーを防ぐことができる。すなわち、短チャネル効果
の主な原因は、メモリセルのドレインから発生する空乏
層がソースに達し、ソース、ドレイン間に電流が流れる
ことにある。しかし、ドレインから発生する空乏層の伸
びをパンチスルーストッパ層により抑制することによ
り、ゲート長が０.３μｍ程度であっても短チャネル効
果の発生を回避することが可能となる。
【００１３】また、非選択メモリセルにおけるリーク電
流の増加に対しては、書き込みの対象とならないワード
線（以下、非選択ワード線と称す）に負の電圧を印加す
る手法がとられている。これにより、書き込み時にドレ
インに電圧が印加された非選択メモリセルで生ずるリー
ク電流を抑えることが可能となる。なお、書き込み時に
非選択ワード線にリーク阻止電圧を印加するフラッシュ
メモリを述べてある特許の例として、たとえば、特開平
５−１８２４７３号公報がある。
【００１４】
【発明が解決しようとする課題】ところで、メモリセル
の微細化が進み、ゲート電極のソース、ドレイン方向の
幅（以下、ゲート長と称す）が０.３μｍよりも短くな
った場合、パンチスルーストッパ層を形成して短チャネ
ル効果を抑制する方法と、非選択ワード線へ負の電圧を
印加して非選択メモリセルのリーク電流を抑える方法と
を同時に適用することが必要になると考えられる。
【００１５】しかしながら、本発明者が検討したとこ
ろ、前記二つの方法を同時に適用すると、書き込み時に
非選択メモリセルのしきい値電圧が変動する、いわゆる
ドレインディスターブ現象が生ずることが明らかとなっ
た。
【００１６】すなわち、ドレインに正の電圧（たとえば
６Ｖ）が印加された非選択メモリセルでは、ドレインを
構成するｎ型半導体領域の空乏層がパンチスルーストッ
パ層によって伸びにくく電界が急峻になることに加え
て、ドレイン近傍のチャネル領域表面で非選択ワード線
の負の電圧（たとえば−２.５Ｖ）によりバンドの曲が
りが急峻になり、ドレイン端部で電子−正孔対が解離し
てアバランシェホットキャリアが発生しやすい。これに
より、ホットホールが浮遊ゲートへ注入されて、しきい
値電圧を変動させることになる。
【００１７】しきい値電圧の変動を抑えるためには、ド
レイン電界を緩和することが必要であり、パンチスルー
ストッパ層とドレインを構成するｎ型半導体領域の間に
相対的に不純物濃度の低いｎ-型半導体領域を形成する
ＬＤＤ（Lightly Doped Drain）構造の適用が考えられ
た。しかし、このＬＤＤ構造では、チャネル水平方向電
界が最大となる領域が浮遊ゲートの側壁に設けられる絶
縁膜の下に位置することから、書き込み時のＨＥ注入の
効率が低下するという課題が残される。
【００１８】本発明の目的は、短チャネルの不揮発性メ
モリセルを有する不揮発性メモリ半導体装置において、
ドレインディスターブ現象を防ぐことのできる技術を提
供することにある。
【００１９】また、本発明の目的は、短チャネルの不揮
発性メモリセルを有する不揮発性メモリ半導体装置にお
いて、書き込み時のＨＥ注入の効率を向上させて、書き
込み動作の高速度化を図ることのできる技術を提供する
ことにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の以下の記述および添付図面から明
らかになるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次のと
おりである。 （１）本発明の並列接続型不揮発性メモリ半導体装置
は、半導体基板に行列状に配置された複数のメモリセル
を有し、複数のメモリセルの各々は、第１導電型の半導
体基板主面のチャネル領域を覆って順次形成されたゲー
ト絶縁膜、浮遊ゲート、層間膜および制御ゲートと、浮
遊ゲートの下のチャネル領域を挟むように、浮遊ゲート
の対向する両側の半導体基板に形成された第２導電型の
ソースおよびドレインと、ドレインと隣接し、浮遊ゲー
トのドレイン側端部から浮遊ゲートの下のチャネル領域
方向に第２導電型の不純物を導入されて成り、ドレイン
より実質的に不純物濃度の低い第１半導体領域と、この
第１半導体領域と隣接し、浮遊ゲートのドレイン側端部
から浮遊ゲートの下のチャネル領域方向に第１導電型の
不純物を導入されて成り、チャネル領域より実質的に不
純物濃度の高いパンチスルーストッパ層とを備えてお
り、各列において複数のメモリセルのソース、ドレイン
が互いに並列接続され、各行においてその一部が複数の
メモリセルの制御ゲートを成すワード線が延在してお
り、少なくとも一つのワード線に電圧を印加し、これを
選択ワード線と成して選択メモリセルの浮遊ゲートへキ
ャリアを蓄積する場合、選択ワード線以外の非選択ワー
ド線には負電圧が印加されるものである。 （２）本発明の半導体装置の製造方法は、第１導電型の
半導体基板主面のチャネル領域を覆ってゲート絶縁膜、
浮遊ゲート、層間膜および制御ゲートを形成する工程
と、浮遊ゲートの下のチャネル領域を挟むように、浮遊
ゲートの対向する両側の半導体基板に第２導電型のソー
ス、ドレインを形成する工程と、浮遊ゲートのドレイン
側端部から半導体基板に第１導電型の不純物を導入し
て、ドレインと隣接し、チャネル領域より実質的に不純
物濃度の高いパンチスルーストッパ層を形成する工程
と、浮遊ゲートのドレイン側端部から半導体基板に第２
導電型の不純物を導入して、ドレインと隣接し、ドレイ
ンより実質的に不純物濃度の低い第１半導体領域を形成
する工程とを有するものである。
【００２２】上記した手段によれば、ドレインとパンチ
スルーストッパ層との間、ドレインより実質的に不純物
濃度の低い第１半導体領域を形成することにより、パン
チスルーストッパ層の接合部の電界が緩和される。従っ
て、短チャネル効果を防ぐ機能を有するパンチスルース
トッパ層を設け、さらに書き込み時に非選択メモリセル
のリーク電流を抑えるために、その制御ゲートに負電圧
を印加してもドレインディスターブ現象を防止すること
ができる。
【００２３】さらに、浮遊ゲートの下にパンチスルース
トッパ層とドレインより実質的に不純物濃度の低い第１
半導体領域とを設けることで、チャネル水平方向電界が
かかるチャネル領域が広くなる。これにより、ＨＥ注入
に必要なエネルギーを有するまで加速される電子の数が
増加して、メモリセルへの書き込み時のＨＥ注入効率を
向上することができる。
【００２４】その他の本発明の手段については、以下の
図面を参照にした実施の形態の説明から明らかにされよ
う。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２６】また、本実施の形態においては、ＭＯＳＦ
ＥＴ（Metal Oxide SemiconductorField Effect Transi
stor）をして電界効果トランジスタの総称とし、これを
ＭＯＳと略し、ｐチャネル型のＭＯＳＦＥＴをＰＭＯＳ
と略し、ｎチャネル型のＭＯＳＦＥＴをＮＭＯＳと略
す。
【００２７】（実施の形態１）図１に、本発明の実施の
形態１であるフラッシュメモリのブロック図の一例が示
されている。まず、同図をもとに、本実施の形態１のフ
ラッシュメモリの構成の概要について説明する。
【００２８】メモリアレイＭＡＲＹに対して、ワード線
を選択する行デコーダＸＤが接続されると共に、ビット
線を選択する列デコーダＹＤがセンスアンプデータラッ
チＳＡＤＬを介して接続される。入出力バッファＩＯＢ
は、行アドレスバッファＸＢを介して行デコーダＸＤに
接続されると共に列アドレスバッファＹＢを介して列デ
コーダＹＤに接続され、さらにセンスアンプデータラッ
チＳＡＤＬおよび制御回路ＣＣにも接続される。制御回
路ＣＣは、電源制御回路ＶＣＣを介して行デコーダＸＤ
およびセンスアンプデータラッチＳＡＤＬに接続され
る。
【００２９】制御回路ＣＣは、コマンドデコータ、電源
切り換え回路および書き込み／消去回路から構成され
る。また、電源制御回路ＶＣＣは、基準電圧発生回路、
書き込み／消去電圧発生回路および検証電圧発生回路か
ら構成される。ここで、基準電源発生回路は、書き込み
／消去電圧発生回路および検証電圧発生回路等の各所定
電圧を発生するために各回路へ入力される参照電圧を生
成する回路である。なお、以下の説明ではメモリアレイ
ＭＡＲＹ以外の制御回路ＣＣのような他の回路を周辺回
路と称する。
【００３０】メモリアレイＭＡＲＹは、半導体基板の主
面の大半を占めて配置されており、図の水平方向に平行
して配置される所定数のワード線と、これに対して垂直
な方向に平行して配置される所定数のビット線と、これ
らのワード線およびビット線の実質的な交点に格子配列
される多数の２層ゲート構造型メモリセルとを有してい
る。このメモリセルは、同一列に配置されるＬ0〜Ｌmの
ｍ＋１個（たとえば６４個）を単位としてセルユニット
にグループ分割され、さらにそのセルユニットは、Ｃ0
〜Ｃnのｎ＋１個（たとえば２０４８個）を単位として
メモリセルブロックを構成する。
【００３１】さらに、この実施の形態１のフラッシュメ
モリは、いわゆる階層ビット線方式を採り、メモリアレ
イＭＡＲＹのビット線は、各セルユニットを構成するｍ
＋１個のメモリセルのドレインが共通結合されてなるサ
ブビット線と、複数本のサブビット線が接続されるメイ
ンビット線からなる。メモリアレイＭＡＲＹの各セルユ
ニットを構成するｍ＋１個のメモリセルのソースは、対
応するローカルソース線にそれぞれ共有接合され、これ
らのローカルソース線は共通ソース線に結合される。ま
た、メモリブロックの同一行に配置されるｎ＋１個のメ
モリセルの制御ゲートは、対応するワード線にそれぞれ
共通結合される。
【００３２】次に、図１のフラッシュメモリに含まれる
メモリアレイＭＡＲＹの部分的な等価回路の模式図を図
２に示す。同図をもとに、ＮＯＲ型フラッシュメモリの
メモリアレイＭＡＲＹの具体的構成および動作方法につ
いて説明する。なお、図２では、４ビット分のメモリセ
ルを２本のワード線および２本のビット線を用いてアレ
イ構成としたものを示したが、メモリセルの個数、なら
びにワード線およびビット線の本数はこれに限定される
もでではない。
【００３３】図２に示すように、メモリアレイＭＡＲＹ
は、メモリセルＣ11およびＣ12の各制御ゲートがワード
線Ｗ0に接続され、メモリセルＣ21およびＣ22の各制御
ゲートがワード線Ｗ1に接続され、メモリセルＣ11およ
びＣ21の各ドレインがサブビット線ＳＢ0に接続され、
メモリセルＣ12およびＣ22の各ドレインがサブビット線
ＳＢ1に接続されている。さらにメモリセルＣ11，
Ｃ12，Ｃ21およびＣ22の各ソースがローカルソース線Ｓ
Ｓに接続されている。
【００３４】次に、ＮＭＯＳ構造のメモリセルＣ11にお
けるデータの書き込み、消去および読み出し動作につい
て説明する。まず、データの書き込み時には、選択ワー
ド線Ｗ0に相対的に高い正電圧、たとえば１０Ｖを印加
すると共にサブビット線ＳＢ0に相対的に高い正電圧、
たとえば６Ｖを印加する。さらに、サブビット線Ｓ
Ｂ1、ローカルソース線ＳＳおよび基板（ウェルがある
構造の場合は、ウェル）は０Ｖにする。これにより、選
択メモリセルＣ11では、上述したような原理によりＨＥ
注入により浮遊ゲートが負に帯電し、制御ゲートから見
たしきい値電圧が所定の値、たとえば４〜５Ｖとなり、
データが書き込まれた状態、たとえば論理“０”とな
る。なお、非選択メモリセルＣ21のドレインにも正電圧
が印加されるが、非選択ワード線Ｗ1に負電圧、たとえ
ば−２.５Ｖを印加することによって、非選択メモリセ
ルＣ21でのリーク電流が抑えられる。
【００３５】また、データの消去時には、サブビット線
ＳＢ0，ＳＢ1およびローカルソース線ＳＳを開放した状
態で、ワード線Ｗ0，Ｗ1に相対的に高い正電圧、たとえ
ば１０Ｖを印加し、基板に相対的に高い負電圧、たとえ
ば−１１Ｖを印加する。これにより、浮遊ゲート中の電
子が基板に引っぱり出されるトンネル放出によって浮遊
ゲートの電位は中性に戻ることから、制御ゲートから見
たしきい値電圧が所定の値、たとえば０〜１.５Ｖとな
り、データが消去された状態、たとえば論理“１”とな
る。ここでのデータの消去は、ワード線Ｗ0，Ｗ1に接続
された全メモリセルについて一括かつ同時に行ったが、
各ワード線単位でデータを消去してもよい。
【００３６】また、データの読み出し時には、選択ワー
ド線Ｗ0に正電圧、たとえば３.８Ｖの電圧を印加し、サ
ブビット線ＳＢ0に正電圧、たとえば１.０Ｖを印加す
る。さらに、非選択ワード線Ｗ1およびローカルソース
線ＳＳおよび基板には０Ｖを印加し、サブビット線ＳＢ
1は開放状態とする。この時、データが消去された状態
の場合、しきい値電圧が低くチャネル領域に電流が流れ
てサブビット線ＳＢ0の電位が低下するが、データが書
き込まれた状態の場合、しきい値電圧が高くチャネル領
域に電流が流れないためサブビット線ＳＢ0の電圧が１.
０Ｖに保たれるので、サブビット線電圧をサブビット線
ごとに検出することによってメモリセルの情報を読み出
すことができる。
【００３７】次に、本実施の形態１のＮＯＲ型フラッシ
ュメモリのメモリセルＭＣの素子配置および素子構造を
図３〜図８によって説明する。図３は上記メモリアレイ
ＭＡＲＹの要部平面図、図４は図３と同じ平面領域であ
って図３よりも上層のレイアウト層をさらに加えた要部
平面図、図５は図３のＡ−Ａ線（ワード線上をその延在
方向に沿って切断した線）の断面図、図６は図３のＢ−
Ｂ線（メモリセルのチャネル領域をワード線に対して交
差する方向に沿って切断した線）の断面図である。な
お、ここでは、図５および図６の断面図を中心に説明す
るが、平面的な構成の説明箇所については図３および図
４を随時参照されたい。さらに、図７は非選択メモリセ
ルのドレインディスターブ特性の一例を示すグラフ図、
図８はメモリセルにデータを書き込んだ後のしきい値電
圧と、データ読み出し時の電流とを示すグラフ図であ
る。
【００３８】半導体基板１は、たとえばｐ型のシリコン
単結晶からなり、この半導体基板１には、たとえばボロ
ン（Ｂ）が導入されてなる１×１０17ｃｍ-3程度のｐウ
ェルＰＷｍが形成されている。このｐウェルＰＷｍは、
その下層に形成された埋め込みｎウェルＮＷｍに取り込
まれており、半導体基板１から電気的に分離されてい
る。その埋め込みｎウェルＮＷｍは、たとえばリン
（Ｐ）またはヒ素（Ａｓ）が半導体基板１に導入されて
形成されてなり、半導体基板１上の他の素子からのノイ
ズが半導体基板１を通じてｐウェルＰＷｍ（すなわち、
メモリセルＭＣ）に侵入するのを抑制または防止した
り、ｐウェルＰＷｍの電位を半導体基板１とは独立して
所定の値に設定したりする機能を備えている。
【００３９】また、半導体基板１の主面には、たとえば
溝型の分離部（トレンチアイソレーション）ＳＴＩが形
成されている。この分離部ＳＴＩは、複数のメモリセル
ＭＣ間を電気的に分離するように、そのメモリセルＭＣ
の隣接する各列間ごとに掘られた溝内に絶縁膜が埋め込
まれて形成されている。分離部ＳＴＩの絶縁膜は、たと
えば酸化シリコン等からなり、その上面は半導体基板１
の主面とほぼ一致するように平坦にされている。
【００４０】各メモリセルＭＣは、チャネル領域を挟ん
で半導体基板１に形成された一対のｎ型半導体領域２
Ｓ，２Ｄと、半導体基板１の主面（活性領域）上に形成
されたゲート絶縁膜３ａと、その上に形成された浮遊ゲ
ート用の導体膜４（図３では、網掛けのハッチングで示
す）と、その上に形成された層間膜５と、その上に形成
された制御ゲート用の導体膜６とを有している。
【００４１】メモリセルＭＣのｎ型半導体領域２Ｄは、
隣接する一対のドレインを形成する領域であって、分離
部ＳＴＩおよび導体膜４により囲まれた領域の半導体基
板１の主表面から所定の深さにかけて形成されており、
サブビット線ＳＢの一部に電気的に接続されている。ま
た、ｎ型半導体領域２Ｄは、ｎ+型半導体領域２Ｄ1と、
このｎ+型半導体領域２Ｄ1より実質的に不純物濃度の高
いｎ++型半導体領域２Ｄ2とによって構成されている。
【００４２】メモリセルＭＣのｎ型半導体領域２Ｓは、
ソースを形成する領域であって、ｎ型半導体領域２Ｄを
挟む導体膜４の外側の領域の半導体基板１の主表面から
所定の深さにかけて形成されており、各ワード線６
（Ｗ）のソース側に沿って延在する共通ｎ型半導体領域
の一部で構成される。この共通半導体領域はローカルソ
ース線ＳＳを構成している。また、ｎ型半導体領域２Ｓ
は、ｎ+型半導体領域２Ｓ1と、このｎ+型半導体領域２
Ｓ1より実質的に不純物濃度の高いｎ++型半導体領域２
Ｓ2とによって構成されている。なお、サブビット線Ｓ
Ｂは金属膜等で形成されたメインビット線と電気的に接
続され、共通半導体領域からなるローカルソース線ＳＳ
は金属膜等で形成された共通ソース線と電気的に接続さ
れている。
【００４３】さらに、ｎ型半導体領域２Ｓ，２Ｄはチャ
ネル領域より実質的に不純物濃度が高く、ｐ型不純物で
構成されるパンチスルーストッパ層７で囲まれている。
このように、パンチスルーストッパ層７をソース、ドレ
インの両側に形成することにより、ゲート長が０.３μ
ｍ以下のメモリセルＭＣの短チャネル効果を防ぐことが
できる（第１の効果）。たとえば、ソース、ドレイン両
側に５×１０12ｃｍ-2程度のボロンをイオン注入してパ
ンチスルーストッパ層７を形成した場合、パンチスルー
が発生しない最小ゲート長寸法は０.２２μｍ程度とな
る。
【００４４】また、ソース、ドレイン両側にパンチスル
ーストッパ層７を形成するとデータ読み出し時の電流の
ばらつきが低減するという効果もある（第２の効果）。
たとえば、ソース、ドレイン両側に５×１０12ｃｍ-2程
度のボロンをイオン注入してパンチスルーストッパ層７
を形成した場合、データ読み出し時の電流ばらつきは、
パンチスルーストッパ層７を形成しない場合の約１／２
以下となり、２.２μＡ／σ程度となる。
【００４５】さらに、ドレインを形成するｎ型半導体領
域２Ｄとパンチスルーストッパ層７との間には、上記ｎ
+型半導体領域２Ｄ1より実質的に不純物濃度の低いｎ-
型半導体領域８が設けられており、このｎ-型半導体領
域８によってパンチスルーストッパ層７の接合部の電界
が緩和される。従って、短チャネル効果を防ぐ機能を有
するパンチスルーストッパ層７を設け、さらに書き込み
時に非選択メモリセルのリーク電流を抑えるために、そ
の制御ゲートに負電圧を印加してもドレインディスター
ブ現象を防止することができる（第３の効果）。すなわ
ち、ドレイン端部での電界緩和によりアバランシェブレ
ークダウンによる電子−正孔対解離が減少するので、書
き込み時に非選択メモリセルの制御ゲートに負電圧が印
加されても、浮遊ゲートへ注入されるホットホールが減
少してしきい値電圧の変動が抑えられる。
【００４６】図７は、本実施の形態１の非選択メモリセ
ルのドレインディスターブ特性の一例を示すグラフ図で
ある。縦軸は、書き込み動作後に非選択メモリセルのし
きい値電圧が５Ｖから４Ｖに下がるまでの情報保持時間
であり、横軸は、ドレイン電圧の逆数である。比較例と
して、ｎ-型半導体領域８が形成されていないパンチス
ルーストッパ層７で囲まれたドレインを備えた非選択メ
モリセルのドレインディスターブ特性を示す。また、図
中、必要とされる情報保持時間の一例を網掛けの領域で
示しており、ここでは、ドレイン電圧が６Ｖで２×１０
-2秒以上の情報保持時間が必要であるとした。ドレイン
電圧が６Ｖにおいて、比較例の非選択メモリセルでは１
０-2秒程度の情報保持時間しか得られないが、本実施の
形態１の非選択メモリセルの情報保持時間は５×１０0
秒程度であり、必要とする情報保持時間よりも１桁以上
長い情報保持時間が得られている。
【００４７】さらに、浮遊ゲートの下にパンチスルース
トッパ層７とｎ-型半導体領域８とを設けることで、メ
モリセルＭＣへの書き込み効率（ＨＥ注入効率）を向上
することができる（第４の効果）。すなわち、ｎ-型半
導体領域８を設けることによってチャネル水平方向電界
のピーク値は減少するものの、チャネル水平方向電界が
かかるチャネル領域が広くなるため、ＨＥ注入に必要な
エネルギーを有するまで加速される電子の数が増加し
て、ＨＥ注入効率が向上する。
【００４８】さらに、ｐウェルＰＷｍの表面におけるド
レイン端部では、パンチスルーストッパ層７をｎ-型半
導体領域８が打ち消すので、ドレイン端部でのキャリア
移動度の低下を防止することができ、データ読み出し時
の電流を増加することができる（第５の効果）。データ
読み出し時の電流の増加は、データ読み出し時のビット
線電位の低下を早めることができるので、データ判定ま
での時間を短縮することが可能となる。
【００４９】図８に、本実施の形態１のメモリセルにデ
ータを書き込んだ後のしきい値電圧と、データ読み出し
時の電流とを示す。比較例として、ｎ-型半導体領域８
が形成されていないパンチスルーストッパ層７で囲まれ
たドレインを備えたメモリセルの特性を示す。本実施の
形態１のメモリセルの書き込み後のしきい値電圧は約
５.８Ｖであり、比較例のメモリセルのしきい値電圧よ
りも１.５Ｖ程度増加する。また、本実施の形態１のメ
モリセルの読み出し電流は約３４μＡであり、比較例の
メモリセルの読み出し電流よりも１５μＡ程度増加す
る。
【００５０】メモリセルＭＣを構成するゲート絶縁膜３
ａは、たとえば厚さ９〜１１ｎｍ程度の酸化シリコン等
からなり、情報の形成に寄与する電子を半導体基板１か
ら浮遊ゲート用の導体膜４に注入したり、その導体膜４
に保持された電子を半導体基板１に放出させたりする際
の電子の通過領域（トンネル絶縁膜）となっている。な
お、メモリセルＭＣのゲート長は、たとえば０.３μｍ
程度、ゲート幅は、たとえば０.３μｍ程度としてい
る。
【００５１】浮遊ゲート用の導体膜４は、たとえばｎ型
不純物が導入された低抵抗の多結晶シリコンからなり、
その厚さは、たとえば１００ｎｍ程度である。さらに、
浮遊ゲート用の導体膜４の表面は、層間膜５によって覆
われており、これにより、浮遊ゲート用の導体膜４は、
制御ゲート用の導体膜６と絶縁されている。上記層間膜
５は、たとえば酸化シリコン膜上に窒化シリコン膜を介
して酸化シリコン膜を積み重ねてなり、その厚さは、た
とえば２０ｎｍ程度である。
【００５２】制御ゲート用の導体膜６は、情報の読み出
し、書き込みおよび消去を行うための電極であり、ワー
ド線Ｗの一部で構成されている。ワード線Ｗは、上記ゲ
ート幅方向に延在する帯状のパターンで形成され、上記
ゲート幅方向に沿って平行に複数本並んで配置されてい
る。この制御ゲート用の導体膜６は、たとえば厚さ２０
０ｎｍ程度の低抵抗な多結晶シリコンからなる。その導
体膜６の上部には、たとえば厚さ３０ｎｍ程度のコバル
トシリサイド（ＣｏＳｉx）膜９ａがセルフアライン技
術で形成されている。このコバルトシリサイド膜９ａを
設けたことによりワード線Ｗの電気抵抗を下げることが
できるので、フラッシュメモリの動作速度を向上させる
ことが可能となっている。ただし、導体膜６の構造は、
これに限定されるものではなく種々変更可能であり、た
とえば低抵抗多結晶シリコン上に窒化タングステン等の
ようなバリア導体膜を介してタングステン等のような金
属膜を積み重ねてなる構造としてもよい。この場合、ワ
ード線Ｗの電気抵抗を大幅に下げることができるので、
フラッシュメモリの動作速度をさらに向上させることが
可能となる。
【００５３】さらに、このような浮遊ゲート用の導体膜
４、制御ゲート用の導体膜６の側面には、たとえば酸化
シリコンからなる絶縁膜１０ａが被覆されている。この
ような絶縁膜１０ａ上およびコバルトシリサイド膜９ａ
上には、たとえば酸化シリコンからなる絶縁膜１０ｂが
堆積されている。
【００５４】この絶縁膜１０ｂ上には、たとえばタング
ステン等からなる第１層配線Ｌ１が形成されている。所
定の第１層配線Ｌ１は、絶縁膜１０ｂに穿孔されたコン
タクトホールＣＯＮＴを通じてメモリセルＭＣのｎ型半
導体領域２Ｄと電気的に接続されている。ｎ型半導体領
域２Ｄの表面には、前記コバルトシリサイド膜９ａと同
一工程で形成されたコバルトシリサイド膜９ｂが形成さ
れており、これにより第１層配線Ｌ１との接触抵抗を低
減することができる。
【００５５】さらに、第１層配線Ｌ１上には、たとえば
酸化シリコンからなる絶縁膜１０ｃが堆積されており、
これにより第１層配線Ｌ１の表面が被覆されている。そ
の絶縁膜１０ｃ上には、第２層配線Ｌ２が形成されてい
る。第２層配線Ｌ２は、たとえば窒化チタン、アルミニ
ウムおよび窒化チタンを下層から順に積層してなり、絶
縁膜１０ｃに穿孔されたスルーホールを通じて第１層配
線Ｌ１と電気的に接続されている。この第２層配線Ｌ２
の表面は、たとえば酸化シリコンからなる絶縁膜１０ｄ
によって被覆されている。その絶縁膜１０ｄ上には、第
３層配線Ｌ３が形成されている。さらに、第３層配線Ｌ
３よりも上層の配線および最上層配線の上層にパッシベ
ーション膜が形成されるが、その図示は省略する。
【００５６】次に、本実施の形態１におけるフラッシュ
メモリの製造方法の一例を図９〜図２５を用いて工程順
に説明する。これら図には、前記図４のＢ−Ｂ線断面に
相当するメモリアレイＭＡＲＹ、および制御回路ＣＣ、
デコーダＸＤなどの周辺回路領域を含む要部断面図を示
しており、周辺回路領域に例示したＮＭＯＳおよびＰＭ
ＯＳは、駆動電圧が、たとえば１.８〜３.３Ｖ程度の相
対的に低電圧系のＭＯＳである。
【００５７】まず、図９に示すように、半導体基板（こ
の段階では半導体ウエハと称する平面略円形状の半導体
の薄板）１の主面に、たとえば溝型の分離部ＳＴＩおよ
びこれに取り囲まれるように配置された活性領域等を形
成する。すなわち、半導体基板１の所定箇所に分離溝を
形成した後、半導体基板１の主面上に、たとえば酸化シ
リコンからなる絶縁膜を堆積し、さらにその絶縁膜が分
離溝内にのみ残されるように絶縁膜をＣＭＰ（Chemical
Mechanical Polishing）法等によって研磨すること
で、分離部ＳＴＩを形成する。
【００５８】続いて、半導体基板１の所定部分に所定の
不純物を所定のエネルギーで選択的にイオン注入法等に
よって導入することにより、埋め込みｎウェルＮＷｍ、
ｐウェルＰＷｍ、ｐウェルＰＷｐおよびｎウェルＮＷｐ
を形成する。
【００５９】次いで、図１０（Ａ）に示すように、半導
体基板１の主面上に、たとえば厚さが９〜１１ｎｍ程度
の相対的に薄いゲート絶縁膜３ａを熱酸化法等によって
形成した後、半導体基板１の主面上に、たとえば厚さ１
００ｎｍ程度のｎ型導電性を示す低抵抗な多結晶シリコ
ンからなる導体膜４をＣＶＤ（Chemical Vapor Deposit
ion）法等によって堆積する。続いて、図１０（Ｂ）に
示すように、ワード線の延在方向において浮遊ゲートを
パターニングするために、メモリアレイ分離部ＳＴＩ上
の導体膜４が露出されるようなフォトレジストパターン
ＰＲ１を形成した後、それをエッチングマスクとしてそ
こから露出する導体膜４を除去する。次いで、半導体基
板１の主面上に、層間膜５を形成する。この層間膜５
は、たとえば酸化シリコン膜、窒化シリコン膜および酸
化シリコン膜を下層から順にＣＶＤ法等によって堆積す
ることで得られる積層膜であり、その厚さは、たとえば
２０ｎｍ程度である。
【００６０】次に、図１１に示すように、メモリアレイ
が覆われ、それ以外の周辺回路領域が露出されるような
フォトレジストパターンを形成した後、それをエッチン
グマスクとしてそこから露出する層間膜５およびゲート
絶縁膜３ａをエッチング除去する。次いで、そのフォト
レジストパターンを除去した後、半導体基板１に対して
熱酸化処理を施し、周辺回路領域に、たとえば４〜８ｎ
ｍ程度のゲート絶縁膜３ｂを形成する。
【００６１】次に、半導体基板１上に、たとえば厚さ２
００ｎｍ程度のアモルファスシリコン膜（図示せず）を
ＣＶＤ法で堆積した後、メモリアレイおよび周辺回路の
ＮＭＯＳ形成領域のアモルファスシリコン膜にｎ型不純
物、たとえばリンをイオン注入し、周辺回路のＰＭＯＳ
形成領域のアモルファスシリコン膜にｐ型不純物、たと
えばボロンをイオン注入する。
【００６２】この後、図１２に示すように、半導体基板
１に９５０℃、６０秒程度の熱処理を施して、アモルフ
ァスシリコン膜に導入した上記ｎ型不純物および上記ｐ
型不純物を活性化させ、さらにメモリアレイおよび周辺
回路のＮＭＯＳ形成領域のアモルファスシリコン膜をｎ
型多結晶シリコンからなる導体膜６ｎに、周辺回路のＰ
ＭＯＳ形成領域のアモルファスシリコン膜をｐ型多結晶
シリコンからなる導体膜６ｐに変える。さらに、導体膜
６ｎ，６ｐの上に絶縁膜１１を形成する。
【００６３】次に、図１３に示すように、絶縁膜１１の
上にフォトレジストパターンＰＲ２を形成し、そのフォ
トレジストパターンＰＲ２をエッチングマスクとして、
そこから露出するメモリアレイの絶縁膜１１および導体
膜６ｎ，６ｐをドライエッチング法等によって順次除去
する。これにより、メモリアレイにおいてメモリセルＭ
Ｃの導体膜６ｎからなる制御ゲート（ワード線Ｗ）、な
らびに周辺回路領域において導体膜６ｎからなるＮＭＯ
Ｓのゲートおよび導体膜６ｐからなるＰＭＯＳのゲート
を形成する。
【００６４】次に、図１４に示すように、周辺回路領域
をフォトレジストパターンＰＲ３で覆い、層間膜５およ
び導体膜４をワード線の幅方向においてパターニングす
る。これによって、メモリアレイのメモリセルＭＣの２
層ゲート電極を完成させる。次に、メモリセルＭＣのゲ
ート（制御ゲートおよび浮遊ゲート）をマスクにしてメ
モリアレイのｐウェルＰＷｍにｎ型不純物、たとえばヒ
素をイオン注入法等によって導入することにより、メモ
リセルＭＣのソース、ドレインの一部を構成するｎ+型
半導体領域２Ｓ1，２Ｄ1を形成する。上記ヒ素は、たと
えば注入エネルギー３０ｋｅＶ、ドーズ量１×１０15ｃ
ｍ-2で注入される。
【００６５】続いて、メモリアレイのｐウェルＰＷｍに
ｐ型不純物、たとえばボロンをイオン注入法等によって
導入することにより、上記ｎ+型半導体領域２Ｓ1，２Ｄ
1を囲み、浮遊ゲートの下まで拡散しチャネル領域より
実質的に不純物濃度の高いパンチスルーストッパ層７
（第２半導体領域、第３半導体領域）を形成する。上記
ボロンは、たとえば注入エネルギー４０ｋｅＶ、ドーズ
量２×１０13ｃｍ-3で半導体基板１の法線方向に対して
角度をなして注入される。このイオン打ち込み工程にお
いて、周辺回路はイオン打ち込みしないようにフォトレ
ジストマスクで覆っておく。
【００６６】次に、図１５に示すように、メモリセルＭ
Ｃのドレイン側のみが開孔したフォトレジストパターン
ＰＲ４を形成し、メモリセルＭＣのゲート（制御ゲート
および浮遊ゲート）をマスクにしてメモリアレイのｐウ
ェルＰＷｍにｎ型不純物のリンをイオン注入法等によっ
て導入することにより、ドレイン側に浮遊ゲートの下ま
で拡散しｎ+型半導体領域２Ｄ1よりも実施的に不純物濃
度の低いｎ-型半導体領域（第１半導体領域）８を形成
する。上記リンは、たとえば注入エネルギー６０ｋｅ
Ｖ、ドーズ量２×１０14ｃｍ-2で注入される。
【００６７】次に、フォトレジストパターンＰＲ４を除
去した後、図１６に示すように、メモリアレイおよび周
辺回路のＰＭＯＳ形成領域をフォトレジストパターンＰ
Ｒ５で覆い、周辺回路用のＮＭＯＳのゲートをマスクに
して、周辺回路領域のｐウェルＰＷｐにｎ型不純物、た
とえばリンをイオン注入法等によって導入することによ
り、ＮＭＯＳのソース、ドレインの一部を構成する一対
の拡張半導体領域１２ａを形成する。上記リンは、たと
えば注入エネルギー７０ｋｅＶ、ドーズ量１×１０13ｃ
ｍ-2で注入される。
【００６８】同様にして、フォトレジストパターンＰＲ
５を除去した後、図１７に示すように、メモリアレイお
よび周辺回路のＮＭＯＳ形成領域をフォトレジストパタ
ーンＰＲ６で覆い、周辺回路用のＰＭＯＳのゲートをマ
スクにして、周辺回路領域のｎウェルＮＷｐにｎ型不純
物、たとえばフッ化ボロン（ＢＦ2）をイオン注入法等
によって導入することにより、ＰＭＯＳのソース、ドレ
インの一部を構成する一対の拡張半導体領域１３ａを形
成する。上記フッ化ボロンは、たとえば注入エネルギー
７０ｋｅＶ、ドーズ量１×１０13ｃｍ-2で注入される。
【００６９】次に、フォトレジストパターンＰＲ６を除
去した後、図１８に示すように、半導体基板１の主面上
に、たとえば酸化シリコンからなる絶縁膜をＣＶＤ法等
によって堆積した後、これを異方性のドライエッチング
法等によってエッチバックすることにより、メモリセル
ＭＣのゲート（制御ゲートおよび浮遊ゲート）および周
辺回路用のＮＭＯＳおよびＰＭＯＳのゲートの側面に絶
縁膜１０ａを形成する。
【００７０】この後、図１９に示すように、周辺回路の
ＰＭＯＳ形成領域をフォトレジストパターンＰＲ７で覆
い、メモリセルＭＣのゲート（制御ゲートおよび浮遊ゲ
ート）および絶縁膜１０ａと、周辺回路用のＮＭＯＳの
ゲートおよび絶縁膜１０ａとをマスクにして、メモリア
レイのｐウェルＰＷｍおよび周辺回路領域のｐウェルＰ
Ｗｐにｎ型不純物、たとえばヒ素をイオン注入法等によ
って導入することにより、メモリセルＭＣのソース、ド
レインの他の一部を構成する一対のｎ++型半導体領域２
Ｓ2，２Ｄ2およびＮＭＯＳのソース、ドレインの他の一
部を構成する一対の拡散半導体領域１２ｂを形成する。
上記ヒ素は、たとえば注入エネルギー６０ｋｅＶ、ドー
ズ量３×１０15ｃｍ-2で注入される。
【００７１】同様にして、フォトレジストパターンＰＲ
７を除去した後、図２０に示すように、メモリアレイお
よび周辺回路のＮＭＯＳ形成領域をフォトレジストパタ
ーンＰＲ８で覆い、周辺回路用のＰＭＯＳのゲートをマ
スクにして、周辺回路領域のｎウェルＮＷｐにｐ型不純
物、たとえばフッ化ボロンをイオン注入法等によって導
入することにより、ＰＭＯＳのソース、ドレインの他の
一部を構成する一対の拡散半導体領域１３ｂを形成す
る。上記フッ化ボロンは、たとえば注入エネルギー２０
ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入される。
【００７２】次に、半導体基板１を、たとえばフッ酸
（ＨＦ）液で洗浄した後、厚さ１０ｎｍ程度のコバルト
（Ｃｏ）膜を、たとえばスパッタリング法で半導体基板
１上に堆積する。次いで５００〜６００℃程度の熱処理
を半導体基板１に施して、メモリセルＭＣの制御ゲート
の表面およびソース、ドレインのｎ++型半導体領域２Ｓ
2，２Ｄ2の表面と、周辺回路用のＮＭＯＳのゲートの表
面およびソース、ドレインの拡散半導体領域１２ｂの表
面と、周辺回路用のＰＭＯＳのゲートの表面およびソー
ス、ドレインの拡散半導体領域１３ｂの表面とに、図２
１に示すように、選択的に厚さ３０ｎｍ程度のコバルト
シリサイド（ＣｏＳｉx）膜９を形成する。この後、未
反応のコバルトを除去し、次いでコバルトシリサイド膜
９の低抵抗化のため７００〜８００℃程度の熱処理を半
導体基板１に施す。
【００７３】次に、図２２に示すように、半導体基板１
上に、たとえば酸化シリコンからなる絶縁膜１０ｂをＣ
ＶＤ法等によって堆積した後、その絶縁膜１０ｂに、メ
モリセルＭＣのドレインのｎ++型半導体領域２Ｄ2、周
辺回路用のＭＭＯＳのソース、ドレインの拡散半導体領
域１２ｂおよび周辺回路用のＰＭＯＳのソース、ドレイ
ンの拡散半導体領域１３ｂの上部に設けられたコバルト
シリサイド膜９の一部が露出するようなコンタクトホー
ルＣＯＮＴをフォトリソグラフィ技術およびドライエッ
チング技術によって穿孔する。この際、図示はしない
が、周辺回路用のＮＭＯＳのゲートおよびＰＭＯＳのゲ
ートの上部に設けられたコバルトシリサイド膜の一部な
どが露出するようなコンタクトホールが穿孔される。
【００７４】続いて、図２３に示すように、半導体基板
１上に、たとえばタングステン（Ｗ）等のような金属膜
を堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦
化することによって、上記コンタクトホールＣＯＮＴの
内部に金属膜を埋め込みプラグ１４を形成する。その
後、半導体基板１上に、たとえばタングステン等のよう
な金属膜をスパッタリング法等によって堆積した後、こ
れをフォトリソグラフィ技術およびドライエッチング技
術によってパターニングすることにより、第１層配線Ｌ
１を形成する。第１層配線Ｌ１は、コンタクトホールＣ
ＯＮＴを通じてメモリセルのドレインのｎ++型半導体領
域２Ｄ2、周辺回路用のＮＭＯＳのソース、ドレインの
拡散半導体領域１２ｂおよび周辺回路用のＰＭＯＳのソ
ース、ドレインの拡散半導体領域１３ｂと電気的に接続
されている。
【００７５】次に、図２４に示すように、半導体基板１
上に、たとえば酸化シリコンからなる絶縁膜１０ｃをＣ
ＶＤ法等によって堆積した後、その絶縁膜１０ｃに第１
層配線Ｌ１の一部が露出するようなスルーホールＴＨを
フォトリソグラフィ技術およびドライエッチング技術に
よって穿孔する。続いて、その半導体基板１上に、たと
えばタングステン等のような金属膜をスパッタリング法
やＣＶＤ法等によって堆積した後、これをスルーホール
ＴＨ内のみに残るようにＣＭＰ法等によって研磨するこ
とにより、スルーホールＴＨ内にプラグ１５を形成す
る。その後、半導体基板１上に、たとえば窒化チタン、
アルミニウムおよび窒化チタンを下層から順にスパッタ
リング法等によって堆積した後、これをフォトリソグラ
フィ技術およびドライエッチング技術によってパターニ
ングすることにより、第２層配線Ｌ２（メインビット線
を含む）を形成する。第２層配線Ｌ２はプラグ１５を通
じて第１層配線Ｌ１と電気的に接続されている。
【００７６】その後、半導体基板上に、第２層配線Ｌ２
よりも上層の配線を形成し、さらに表面保護膜を形成し
た後、その一部に最上層配線の一部が露出するような開
孔部を形成してボンディングパッドを形成することによ
り、フラッシュメモリを製造する。
【００７７】なお、本実施の形態１では、フラッシュメ
モリの製造方法の一例として、周辺回路領域に駆動電圧
が、たとえば１.８〜３.３Ｖ程度の相対的に低電圧系の
周辺回路用のＮＭＯＳおよびＰＭＯＳのみを例示した
が、駆動電圧が、たとえば８Ｖ程度の相対的に高電圧系
の周辺回路用のＮＭＯＳおよびＰＭＯＳなどが形成され
る、フラッシュメモリの製造方法にも適用可能である。
【００７８】また、本実施の形態１では、メモリセルＭ
Ｃのドレイン側にｎ-型半導体領域８を形成した後に、
周辺回路用のＮＭＯＳのソース、ドレインの一部を構成
する拡張半導体領域１２ａおよびＰＭＯＳのソース、ド
レインの一部を構成する拡張半導体領域１３ａを形成し
たが、周辺回路用のＮＭＯＳのソース、ドレインの一部
を構成する拡張半導体領域１２ａおよびＰＭＯＳのソー
ス、ドレインの一部を構成する拡張半導体領域１３ａを
形成した後に、メモリアレイＭＣのドレイン側にｎ-型
半導体領域８を形成してもよく、同様な効果が得られ
る。
【００７９】また、本実施の形態１では、メモリセルＭ
Ｃのソース、ドレインの一部を構成するｎ+型半導体領
域２Ｓ1，２Ｄ1、パンチスルーストッパ層７およびｎ-
型半導体領域８は、メモリアレイのｐウェルＰＷｍにイ
オン注入法等によって各々の不純物を導入することによ
り形成したが、これら不純物の導入を周辺回路用のＮＭ
ＯＳの半導体領域およびＰＭＯＳの半導体領域の形成に
用いてもよい。
【００８０】また、本実施の形態１では、メモリセルＭ
Ｃのパンチスルーストッパ層７をソース、ドレインを構
成するｎ型半導体領域２Ｓ，２Ｄを囲むようにソース、
ドレイン両側に形成したが、ドレイン側のみに形成して
もよく、短チャネル効果を抑制してパンチスルーを防ぐ
ことができる。
【００８１】本実施の形態１の代表的な効果を記載する
と、たとえば次の通りである。 (1).メモリセルＭＣのソース、ドレインを囲んでパンチ
スルーストッパ層７を形成することにより、ゲート長が
０.３μｍ以下のメモリセルＭＣの短チャネル効果を防
ぐことが可能となる（前記第１の効果）。 (2).メモリセルＭＣのソース、ドレインを囲んでパンチ
スルーストッパ層７を形成することにより、データ読み
出し時の電流のばらつきを低減することが可能となる
（前記第２の効果）。 (3).メモリセルＭＣのドレインを形成するｎ型半導体領
域２Ｄとパンチスルーストッパ層７との間に、ｎ-型半
導体領域８を設けることにより、パンチスルーストッパ
層７の接合部の電界が緩和される。これにより、短チャ
ネル効果を防ぐ機能を有するパンチスルーストッパ層７
を設け、さらに書き込み時にリーク電流を抑えるために
非選択メモリセルの制御ゲートに負電圧を印加しても、
ドレインディスターブ現象を防止することが可能となる
（前記第３の効果）。 (4).メモリセルＭＣの浮遊ゲートの下にパンチスルース
トッパ層７とｎ-型半導体領域８とを設けることで、メ
モリセルＭＣへの書き込み効率（ＨＥ注入効率）を向上
することが可能となる（前記第４の効果）。 (5).メモリセルＭＣのドレイン端部において、ｎ-型半
導体領域８がパンチスルーストッパ層７を打ち消すの
で、ドレイン端部でのキャリア移動度の低下を防いで、
データ読み出し時の電流を増加することが可能となり、
データ読み出し時のデータ判定までの時間を短縮するこ
とが可能となる（前記第５の効果）。
【００８２】（実施の形態２）本実施の形態２は、前記
実施の形態１で説明した図６の構造を形成する場合の他
の製造方法を説明するものである。
【００８３】本実施の形態２を説明する図２５〜図２８
は、前記実施の形態１において図９〜図１３で説明した
製造工程を経た後の半導体基板１の要部断面図を示して
いる。
【００８４】まず、図２５に示すように、メモリアレイ
において、浮遊ゲート用の導体膜４上に層間膜５を介し
て制御ゲート用の導体膜６ｎを積み重ねるメモリセルＭ
Ｃの２層ゲート電極構造を形成し、周辺回路領域におい
て、導体膜６ｎからなるＮＭＯＳのゲートおよび導体膜
６ｐからなるＰＭＯＳのゲートを形成する。
【００８５】次に、図２６に示すように、メモリセルＭ
Ｃのドレイン側のみが開孔したフォトレジストパターン
ＰＲ９を形成し、メモリセルＭＣのゲート（制御ゲート
および浮遊ゲート）をマスクにしてｐウェルＰＷｍにｎ
型不純物、たとえばヒ素をイオン注入法等によって導入
することにより、メモリセルＭＣのドレインの一部を構
成するｎ+型半導体領域２Ｄ1を形成する。上記ヒ素は、
たとえば注入エネルギー３０ｋｅＶ、ドーズ量１×１０
15ｃｍ-2で注入される。さらに、フォトレジストパター
ンＰＲ９をマスクにしてｐウェルＰＷｍにｎ型不純物の
リンをイオン注入法等によって導入することにより、上
記ｎ+型半導体領域２Ｄ1を囲み、浮遊ゲートの下まで拡
散したｎ-型半導体領域８を形成する。上記リンは、た
とえば注入エネルギー６０ｋｅＶ、ドーズ量２×１０14
ｃｍ-2で注入される。さらに、フォトレジストパターン
ＰＲ９をマスクにしてｐウェルＰＷｍにｐ型不純物、た
とえばボロンをイオン注入法等によって導入することに
より、上記ｎ-型半導体領域８を囲み、浮遊ゲートの下
まで拡散したパンチスルーストッパ層７Ｄ（第２半導体
領域）を形成する。上記ボロンは、たとえば注入エネル
ギー４０ｋｅＶ、ドーズ量２×１０13ｃｍ-3で半導体基
板１の法線方向に対して角度をなして注入される。
【００８６】次に、フォトレジストパターンＰＲ９を除
去した後、図２７に示すように、メモリセルＭＣのドレ
イン側および周辺回路のＰＭＯＳ形成領域をフォトレジ
ストパターンＰＲ１０で覆い、メモリセルＭＣのゲート
（制御ゲートおよび浮遊ゲート）をマスクにしてメモリ
アレイのｐウェルＰＷｍにｎ型不純物、たとえばヒ素を
イオン注入法等によって導入することにより、メモリセ
ルＭＣのソースの一部を構成するｎ+型半導体領域２Ｓ1
を形成する。同時に、周辺回路用のＮＭＯＳのゲートを
マスクにして周辺回路領域のｐウェルＰＷｐに上記ｎ型
不純物をイオン注入法等によって導入することにより、
ＮＭＯＳのソース、ドレインの一部を構成する一対の拡
張半導体領域１２ａを形成する。上記ヒ素は、たとえば
注入エネルギー３０ｋｅＶ、ドーズ量３×１０14ｃｍ-2
で注入される。
【００８７】さらに、フォトレジストパターンＰＲ１０
をマスクにしてメモリアレイのｐウェルＰＷｍにｐ型不
純物、たとえばボロンをイオン注入法等によって導入す
ることにより、上記ｎ+型半導体領域２Ｓ1を囲み、浮遊
ゲートの下まで拡散したパンチスルーストッパ層７Ｓ
（第２半導体領域）を形成する。同時に、周辺回路用の
ＮＭＯＳのゲートをマスクにして周辺回路領域のｐウェ
ルＰＷｐに上記ｐ型不純物をイオン注入法によって導入
することにより、ＮＭＯＳのソース、ドレインの一部を
構成する一対の拡張半導体領域１２ａを囲むパンチスル
ーストッパ層７Ｐを形成する。上記ボロンは、たとえば
注入エネルギー３０ｋｅＶ、ドーズ量２×１０13ｃｍ-3
で半導体基板１の法線方向に対して角度をなして注入さ
れる。
【００８８】次に、フォトレジストパターンＰＲ１０を
除去した後、図２８に示すように、メモリアレイおよび
周辺回路のＮＭＯＳ形成領域をフォトレジストパターン
ＰＲ１１で覆い、周辺回路用のＰＭＯＳのゲートをマス
クにして周辺回路領域のｎウェルＮＷｐにｐ型不純物、
たとえばフッ化ボロンをイオン注入法等によって導入す
ることにより、ＰＭＯＳのソース、ドレインの一部を構
成する一対の拡張半導体領域１３ａを形成する。上記フ
ッ化ボロンは、たとえば注入エネルギー７０ｋｅＶ、ド
ーズ量１×１０13ｃｍ-2で注入される。
【００８９】これ以降は、前記実施の形態１の図１９以
降の図を用いて説明したのと同じなので説明を省略す
る。
【００９０】なお、本実施の形態２では、周辺回路用の
ＮＭＯＳのソース、ドレインの一部を構成する拡張半導
体領域１２ａは、メモリアレイのメモリセルＭＣのソー
スを構成するｎ+型半導体領域２Ｓ1と同一工程で形成し
たが、このｎ+型半導体領域２Ｓ1と異なる工程（フォト
リソグラフィ工程およびイオン注入工程）で形成しても
よく、あるいはｎ+型半導体領域２Ｓ1と同一工程でｎ型
不純物をｐウェルＰＷｍにイオン注入法等で導入した
後、さらに異なる工程でｎ型不純物をｐウェルＰＷｍに
イオン注入法で導入することによって、上記拡張半導体
領域１２ａを形成してもよい。
【００９１】このように、本実施の形態２によれば、メ
モリセルＭＣのソースを構成するｎ型半導体領域２Ｓと
ドレインを構成するｎ型半導体領域２Ｄとをそれぞれ異
なる工程で形成することにより、ソースに適した不純物
濃度分布を有するｎ型半導体領域２Ｓとドレインに適し
た不純物濃度分布を有するｎ型半導体領域２Ｄとをそれ
ぞれ形成することが可能となる。
【００９２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００９３】たとえば、前記実施の形態では、本発明者
によってなされた発明をその背景となった利用分野であ
るフラッシュメモリ単体に適用した場合について説明し
たがそれに限定されるものではなく、たとえばフラッシ
ュメモリと論理回路とを同一半導体基板に設けている混
合型の半導体装置にも適用できる。
【００９４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００９５】本発明によれば、メモリセルのドレインと
パンチスルーストッパ層との間に、ドレインより実質的
に不純物濃度の低いｎ-型半導体領域を形成することに
より、パンチスルーストッパ層の接合部の電界が緩和さ
れる。これにより、短チャネル効果を防ぐ機能を有する
パンチスルーストッパ層を設け、さらに書き込み時に非
選択メモリセルでのリーク電流を抑えるために、その制
御ゲートに負電圧を印加しても非選択メモリセルにおけ
るドレインディスターブ現象を防止することが可能とな
る。
【００９６】さらに、本発明によれば、メモリセルの浮
遊ゲートの下にパンチスルーストッパ層と上記ｎ-型半
導体領域とが設けられるので、チャネル水平方向電界が
かかるチャネル領域が広くなり、ＨＥ注入に必要なエネ
ルギーを有するまで加速される電子の数が増加する。こ
れにより、書き込み時のＨＥ注入の効率が向上して、書
き込み動作の高速度化を図ることが可能となる。
【００９７】さらに、本発明によれば、メモリセルのド
レイン端部において、上記ｎ-型半導体領域がパンチス
ルーストッパ層を打ち消すので、ドレイン端部でのキャ
リア移動度の低下を防いで、データ読み出し時の電流を
増加することが可能となる。これにより、データ読み出
し時のデータ判定までの時間を短縮することが可能とな
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるフラッシュメモリ
のブロック構成の説明図である。
【図２】図１のフラッシュメモリに含まれるメモリアレ
イの部分的な等価回路図である。
【図３】図２のメモリアレイの要部平面図である。
【図４】図３と同じ平面領域であって、図３よりも上層
のレイアウト層をさらに加えた要部平面図である。
【図５】図４のＡ−Ａ線の断面図である。
【図６】図４のＢ−Ｂ線の断面図である。
【図７】非選択メモリセルのドレインディスターブ特性
の一例を示すグラフ図である。
【図８】メモリセルにデータを書き込んだ後のしきい値
電圧とデータ読み出し時の電流とを示すグラフ図であ
る。
【図９】本発明の一実施の形態であるフラッシュメモリ
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
【図１０（Ａ）】本発明の一実施の形態であるフラッシ
ュメモリの製造方法の一例を工程順に示す半導体基板の
要部断面図である。
【図１０（Ｂ）】本発明の一実施の形態であるフラッシ
ュメモリの製造方法の一例を工程順に示す半導体基板の
要部平面図である。
【図１１】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１２】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１３】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１４】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１５】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１６】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１７】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１８】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図１９】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図２０】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図２１】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図２２】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図２３】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図２４】本発明の一実施の形態であるフラッシュメモ
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
【図２５】本発明の他の実施の形態であるフラッシュメ
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
【図２６】本発明の他の実施の形態であるフラッシュメ
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
【図２７】本発明の他の実施の形態であるフラッシュメ
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
【図２８】本発明の他の実施の形態であるフラッシュメ
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
【符号の説明】 １ 半導体基板 ２Ｄ ｎ型半導体領域 ２Ｄ1 ｎ+型半導体領域 ２Ｄ2 ｎ++型半導体領域 ２Ｓ ｎ型半導体領域 ２Ｓ1 ｎ+型半導体領域 ２Ｓ2 ｎ++型半導体領域 ３ａ ゲート絶縁膜 ３ｂ ゲート絶縁膜 ４ 導体膜 ５ 層間膜 ６ 導体膜 ６ｎ 導体膜 ６ｐ 導体膜 ７ パンチスルーストッパ層（第２半導体領域、第３半
導体領域） ７Ｄ パンチスルーストッパ層（第２半導体領域） ７Ｓ パンチスルーストッパ層（第３半導体領域） ７Ｐ パンチスルーストッパ層 ８ ｎ-型半導体領域（第１半導体領域） ９ コバルトシリサイド膜 ９ａ コバルトシリサイド膜 ９ｂ コバルトシリサイド膜 １０ａ 絶縁膜 １０ｂ 絶縁膜 １０ｃ 絶縁膜 １０ｄ 絶縁膜 １１ 絶縁膜 １２ａ 拡張半導体領域 １２ｂ 拡散半導体領域 １３ａ 拡張半導体領域 １３ｂ 拡散半導体領域 １４ プラグ １５ プラグ ＭＡＲＹ メモリアレイ ＸＤ 行デコーダ ＹＤ 列デコーダ ＳＡＤＬ センスアンプデータラッチ ＩＯＢ 入出力バッファ ＸＢ 行アドレスバッファ ＹＢ 列アドレスバッファ ＣＣ 制御回路 ＶＣＣ 電源制御回路 Ｃ11 メモリセル Ｃ12 メモリセル Ｃ21 メモリセル Ｃ22 メモリセル Ｗ ワード線 Ｗ0 ワード線 Ｗ1 ワード線 ＳＢ サブビット線 ＳＢ0 サブビット線 ＳＢ1 サブビット線 ＳＳ ローカルソース線 ＭＣ メモリセル ＳＴＩ 分離部 ＰＷｍ ｐウェル ＮＷｍ 埋め込みｎウェル ＰＷｐ ｐウェル ＮＷｐ ｎウェル Ｌ１ 第１層配線 Ｌ２ 第２層配線 Ｌ３ 第３層配線 ＣＯＮＴ コンタクトホール ＴＨ スルーホール ＰＲ１ フォトレジストパターン ＰＲ２ フォトレジストパターン ＰＲ３ フォトレジストパターン ＰＲ４ フォトレジストパターン ＰＲ５ フォトレジストパターン ＰＲ６ フォトレジストパターン ＰＲ７ フォトレジストパターン ＰＲ８ フォトレジストパターン ＰＲ９ フォトレジストパターン ＰＲ１０ フォトレジストパターン ＰＲ１１ フォトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 27/10 ４８１ (72)発明者 松崎 望 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 高田 英典 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 久米 均 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宿利 章二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F001 AA08 AA23 AA43 AA62 AA63 AB04 AB08 AC05 AC06 AD15 AD17 AD61 AG09 AG12 AG40 5F048 AB01 AC03 BA01 BB06 BB07 BB08 BD04 BE03 BF02 BF07 BF12 BG01 BG13 DA25 5F083 EP02 EP23 EP55 EP56 EP63 EP64 EP69 EP77 ER02 ER05 ER14 ER19 ER22 JA04 JA35 JA36 JA39 JA40 KA06 LA12 LA16 MA06 MA16 MA19 NA01 NA08 PR33 PR36 PR40 PR43 PR53 ZA07 ZA08 5F101 BA05 BA23 BA29 BA35 BA36 BB05 BB08 BC06 BC11 BD05 BD07 BD36 BH09 BH21 BH23

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に行列状に配置された複数の
    不揮発性メモリセルを有する半導体装置であって、 前記複数の不揮発性メモリセルの各々は、第１導電型の
    前記半導体基板主面のチャネル領域を覆って順次形成さ
    れたゲート絶縁膜、浮遊ゲート、層間膜および制御ゲー
    トと、 前記浮遊ゲートの下のチャネル領域を挟むように、前記
    浮遊ゲートの対向する両側の前記半導体基板に形成され
    た第２導電型のソースおよびドレインと、 前記ドレインと隣接し、前記浮遊ゲートのドレイン側端
    部から前記浮遊ゲートの下の前記チャネル領域方向に第
    ２導電型の不純物を導入されて成り、前記ドレインより
    実質的に不純物濃度の低い第１半導体領域と、 前記第１半導体領域と隣接し、前記浮遊ゲートのドレイ
    ン側端部から前記浮遊ゲートの下の前記チャネル領域方
    向に第１導電型の不純物を導入されて成り、前記チャネ
    ル領域より実質的に不純物濃度の高い第２半導体領域と
    を備えていることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板に行列状に配置された複数の
    不揮発性メモリセルを有する半導体装置であって、 前記複数の不揮発性メモリセルの各々は、第１導電型の
    前記半導体基板主面のチャネル領域を覆って順次形成さ
    れたゲート絶縁膜、浮遊ゲート、層間膜および制御ゲー
    トと、 前記浮遊ゲートの下のチャネル領域を挟むように、前記
    浮遊ゲートの対向する両側の前記半導体基板に形成され
    た第２導電型のソースおよびドレインと、 前記ドレインと隣接し、前記浮遊ゲートのドレイン側端
    部から前記浮遊ゲートの下の前記チャネル領域方向に第
    ２導電型の不純物を導入されて成り、前記ドレインより
    実質的に不純物濃度の低い第１半導体領域と、 前記第１半導体領域と隣接し、前記浮遊ゲートのドレイ
    ン側端部から前記浮遊ゲートの下の前記チャネル領域方
    向に第１導電型の不純物を導入されて成り、前記チャネ
    ル領域より実質的に不純物濃度の高い第２半導体領域と
    を備えており、 各列において前記複数の不揮発性メモリセルのソース、
    ドレインが互いに並列接続され、各行においてその一部
    が前記複数の不揮発性メモリセルの制御ゲートを成すワ
    ード線が延在し、少なくとも一つのワード線に電圧を印
    加してこれを選択ワード線と成し、前記選択ワード線に
    結合される不揮発性メモリセルの浮遊ゲートへキャリア
    を蓄積する場合、前記選択ワード線以外の他の非選択ワ
    ード線には負電圧が印加されることを特徴とする半導体
    装置。
  3. 【請求項３】 請求項１または２記載の半導体装置にお
    いて、前記第１半導体領域を構成する前記第２導電型の
    不純物は、リンであることを特徴とする半導体装置。
  4. 【請求項４】 請求項１または２記載の半導体装置にお
    いて、前記不揮発性メモリセルの浮遊ゲートへのキャリ
    アの蓄積は、前記ドレイン端近傍で高いエネルギーを得
    た電子の前記浮遊ゲートへのホットエレクトロン注入に
    よって行われることを特徴とする半導体装置。
  5. 【請求項５】 請求項１または２記載の半導体装置にお
    いて、前記不揮発性メモリセルの浮遊ゲートからのキャ
    リアの放出は、前記浮遊ゲート中の電子の前記半導体基
    板へのトンネル放出によって行われることを特徴とする
    半導体装置。
  6. 【請求項６】 請求項１または２記載の半導体装置にお
    いて、さらに、前記ソースと隣接し、前記浮遊ゲートの
    ソース側端部から前記浮遊ゲートの下の前記チャネル領
    域方向に第１導電型の不純物を導入されて成り、前記チ
    ャネル領域より実質的に不純物濃度の高い第３半導体領
    域とを備えることを特徴とする半導体装置。
  7. 【請求項７】 請求項１または２記載の半導体装置にお
    いて、前記ソース、ドレインは、相対的に不純物濃度の
    低い低濃度半導体領域と相対的に不純物濃度の高い高濃
    度半導体領域とから成り、チャネル領域に面する側から
    前記第１半導体領域、前記低濃度半導体領域、前記高濃
    度半導体領域が順に形成されていることを特徴とする半
    導体装置。
  8. 【請求項８】 半導体基板に行列状に配置された複数の
    不揮発性メモリセルを有し、各列において前記複数の不
    揮発性メモリセルのソース、ドレインが互いに並列接続
    され、各行においてその一部が前記複数の不揮発性メモ
    リセルの制御ゲートを成すワード線が延在する半導体装
    置の製造方法であって、（ａ）第１導電型の前記半導体
    基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊ゲ
    ート、層間膜および制御ゲートを形成する工程と、
    （ｂ）前記浮遊ゲートの下のチャネル領域を挟むよう
    に、前記浮遊ゲートの対向する両側の前記半導体基板に
    第２導電型の前記ソース、ドレインを形成する工程と、
    （ｃ）前記浮遊ゲートのドレイン側端部から前記半導体
    基板に第１導電型の不純物を導入して、前記ドレインと
    隣接し、前記チャネル領域より実質的に不純物濃度の高
    い第２半導体領域を形成する工程と、（ｄ）前記浮遊ゲ
    ートのドレイン側端部から前記半導体基板に第２導電型
    の不純物を導入して、前記ドレインと隣接し、前記ドレ
    インより実質的に不純物濃度の低い第１半導体領域を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  9. 【請求項９】 半導体基板に行列状に配置された複数の
    不揮発性メモリセルを有し、各列において前記複数の不
    揮発性メモリセルのソース、ドレインが互いに並列接続
    され、各行においてその一部が前記複数の不揮発性メモ
    リセルの制御ゲートを成すワード線が延在する半導体装
    置の製造方法であって、（ａ）第１導電型の前記半導体
    基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊ゲ
    ート、層間膜および制御ゲートを形成する工程と、
    （ｂ）前記浮遊ゲートの下のチャネル領域を挟むよう
    に、前記浮遊ゲートの対向する両側の前記半導体基板に
    第２導電型の前記ソース、ドレインを形成する工程と、
    （ｃ）前記浮遊ゲートの両端部から前記半導体基板に第
    １導電型の不純物を導入して、前記ドレインと隣接し、
    前記チャネル領域より実質的に不純物濃度の高い第２半
    導体領域と、前記ソースと隣接し、前記チャネル領域よ
    り実質的に不純物濃度の高い第３半導体領域とを形成す
    る工程と、（ｄ）前記浮遊ゲートのドレイン側端部から
    前記半導体基板に第２導電型の不純物を導入して、前記
    ドレインと隣接し、前記ドレインより実質的に不純物濃
    度の低い第１半導体領域を形成する工程とを有すること
    を特徴とする半導体装置の製造方法。
  10. 【請求項１０】 半導体基板に行列状に配置された複数
    の不揮発性メモリセルを有し、各列において前記複数の
    不揮発性メモリセルのソース、ドレインが互いに並列接
    続され、各行においてその一部が前記複数の不揮発性メ
    モリセルの制御ゲートを成すワード線が延在する半導体
    装置の製造方法であって、（ａ）第１導電型の前記半導
    体基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊
    ゲート、層間膜および制御ゲートを形成する工程と、
    （ｂ）前記浮遊ゲートの一端部から前記半導体基板に第
    ２導電型の不純物を導入して前記ドレインを形成し、さ
    らに第２導電型の不純物を導入して、前記ドレインと隣
    接し、前記ドレインより実質的に不純物濃度の低い第１
    半導体領域を形成し、さらに第１導電型の不純物を導入
    して、前記第１半導体領域と隣接し、前記チャネル領域
    より実質的に不純物濃度の高い第２半導体領域を形成す
    る工程と、（ｃ）前記浮遊ゲートの他の端部から前記半
    導体基板に第２導電型の不純物を導入して前記ソースを
    形成する工程とを有することを特徴とする半導体装置の
    製造方法。
  11. 【請求項１１】 半導体基板に行列状に配置された複数
    の不揮発性メモリセルを有し、各列において前記複数の
    不揮発性メモリセルのソース、ドレインが互いに並列接
    続され、各行においてその一部が前記複数の不揮発性メ
    モリセルの制御ゲートを成すワード線が延在する半導体
    装置の製造方法であって、（ａ）第１導電型の前記半導
    体基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊
    ゲート、層間膜および制御ゲートを形成する工程と、
    （ｂ）前記浮遊ゲートの一端部から前記半導体基板に第
    ２導電型の不純物を導入して前記ドレインを形成し、さ
    らに第２導電型の不純物を導入して、前記ドレインと隣
    接し、前記ドレインより実質的に不純物濃度の低い第１
    半導体領域を形成し、さらに第１導電型の不純物を導入
    して、前記第１半導体領域と隣接し、前記チャネル領域
    より実質的に不純物濃度の高い第２半導体領域を形成す
    る工程と、（ｃ）前記浮遊ゲートの他の端部から前記半
    導体基板に第２導電型の不純物を導入して前記ソースを
    形成し、さらに第１導電型の不純物を導入して、前記ソ
    ースと隣接し、前記チャネル領域より実質的に不純物濃
    度の高い第３半導体領域を形成する工程とを有すること
    を特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項８または９記載の半導体装置の
    製造方法において、（ｅ）前記浮遊ゲートの側壁に設け
    られた絶縁膜の両端部から前記半導体基板に第２導電型
    の不純物を導入して、ソース、ドレインの一部を構成
    し、相対的に不純物濃度の高い半導体領域を形成する工
    程をさらに含むことを特徴とする半導体装置の製造方
    法。
  13. 【請求項１３】 請求項１０または１１記載の半導体装
    置の製造方法において、（ｄ）前記浮遊ゲートの側壁に
    設けられた絶縁膜の両端部から前記半導体基板に第２導
    電型の不純物を導入して、ソース、ドレインの一部を構
    成し、相対的に不純物濃度の高い半導体領域を形成する
    工程をさらに含むことを特徴とする半導体装置の製造方
    法。
  14. 【請求項１４】 請求項８または９記載の半導体装置の
    製造方法において、前記（ｄ）工程の後、または前記
    （ｄ）工程に先立ち、周辺回路用のＭＩＳＦＥＴのソー
    ス、ドレインを成す拡張半導体領域を形成する工程をさ
    らに含むことを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項１０または１１記載の半導体装
    置の製造方法において、前記（ｃ）工程の後、または前
    記（ｃ）工程に先立ち、周辺回路用のＭＩＳＦＥＴのソ
    ース、ドレインを成す拡張半導体領域を形成する工程を
    さらに含むことを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項８または９記載の半導体装置の
    製造方法において、前記（ｂ）工程で前記半導体基板に
    導入される第２導電型の不純物は、周辺回路領域に導入
    されて、周辺回路用のＭＩＳＦＥＴのソース、ドレイン
    を成す拡張半導体領域を形成することを特徴とする半導
    体装置の製造方法。
  17. 【請求項１７】 請求項８または９記載の半導体装置の
    製造方法において、前記（ｃ）工程で前記半導体基板に
    導入される第１導電型の不純物は、周辺回路領域に導入
    されて、周辺回路用のＭＩＳＦＥＴのソース、ドレイン
    を成す拡張半導体領域を形成することを特徴とする半導
    体装置の製造方法。
  18. 【請求項１８】 請求項１０または１１記載の半導体装
    置の製造方法において、前記（ｃ）工程で前記半導体基
    板に導入される第２導電型の不純物は、周辺回路領域に
    導入されて、周辺回路用のＭＩＳＦＥＴのソース、ドレ
    インを成す拡張半導体領域を形成することを特徴とする
    半導体装置の製造方法。
  19. 【請求項１９】 請求項８〜１１のいずれか１項に記載
    の半導体装置の製造方法において、前記第１半導体領域
    を形成する不純物はリンであることを特徴とする半導体
    装置の製造方法。
  20. 【請求項２０】 請求項８〜１１のいずれか１項に記載
    の半導体装置の製造方法において、前記第２半導体領域
    を形成する不純物および前記第３半導体領域を形成する
    不純物は、前記半導体基板の法線方向に対して角度を成
    す斜めイオン注入法で導入されることを特徴とする半導
    体装置の製造方法。
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