JP2002184879A - 半導体装置およびその製造方法 - Google Patents
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Abstract
ドレインディスターブ現象を防ぐことのできる技術を提
供する。 【解決手段】 メモリセルMCのドレインを形成するn
型半導体領域2Dとパンチスルーストッパ層7との間
に、n型半導体領域2Dより実質的に不純物濃度の低い
n-型半導体領域8を設けることにより、パンチスルー
ストッパ層7の接合部の電界を緩和させる。これによ
り、短チャネル効果を防ぐ機能を有するパンチスルース
トッパ層7を設け、さらに書き込み時のリーク電流を抑
えるために非選択メモリセルの制御ゲートに負電圧を印
加しても、ドレインディスターブ現象を防止することが
可能となる。
Description
その製造技術に関し、特に、電気的書き換え可能な並列
接続型不揮発性メモリセルを有する不揮発性メモリ半導
体装置に適用して有効な技術に関する。
タの書き込みおよび消去を電気的に行うことが可能な不
揮発性メモリは、たとえば配線基板上に組み込んだまま
の状態でデータの書き換えが可能であり、使いやすいこ
とからメモリを必要とする様々な製品に幅広く使用され
ている。
ectric Erasable Programmable Read Only Memory;以
下、フラッシュメモリという)は、メモリアレイの一定
の範囲(メモリアレイの全てのメモリセルまたは所定の
メモリセル群)のデータを一括して電気的に消去する機
能を持っている。さらにフラッシュメモリは、1トラン
ジスタ積層ゲート構造であることからセルの小型化が進
み、高集積化への期待も大きい。
不揮発性メモリセル(以下、単にメモリセルと略す)
が、基本的に1個の2層ゲートMISFET(Metal In
sulator Semiconductor Field Effect Transistor)で
構成されている。その2層ゲートMISFETは、半導
体基板上にトンネル酸化膜を介して浮遊ゲートを設け、
さらにその上に層間膜を介して制御ゲートを積み重ねる
ことで形成されている。
は、上記浮遊ゲートに電子を注入したり、浮遊ゲートか
ら電子を抜き出したりすることで行われている。たとえ
ば、並列接続型不揮発性メモリで代表的なNOR型フラ
ッシュメモリでは、次のように行われる。
地し、制御ゲートとドレインに相対的に高い電圧を印加
する。これにより、ソースからドレインに向かって基板
表面近傍のチャネル領域を電子が高速で走り、チャネル
領域がピンチオフするドレイン近傍で十分高いエネルギ
ーを得た電子がホットエレクトロンとなる。このホット
エレクトロンは浮遊ゲート下のゲート絶縁膜の電位障壁
(ポテンシャルバリア)をジャンプできるようになり、
制御ゲートによって作られる電界により、エネルギーの
壁を乗り越えて浮遊ゲートに引きつけられ、注入され
る。この注入は一般にホットエレクトロン注入またはチ
ャネル注入と称されている。本明細書では、以下、HE
注入と称する。こうすることで浮遊ゲートが負に帯電
し、制御ゲートから見たしきい値電圧が所定の値よりも
高くなる。このしきい値電圧が所定の値よりも高い状態
が、データが書き込まれた状態、たとえば論理“0”と
呼ばれる。
いゲート絶縁膜のFNトンネリング(Fowler-Nordheim
tunneling)によって行う。たとえばソース、ドレイン
を開放した状態で制御ゲートに相対的に高い電圧を印加
すると、浮遊ゲート中の電子が浮遊ゲート下の半導体基
板に引っぱり出され(トンネル放出)、浮遊ゲートの電
位は中性に戻り、制御ゲートから見たしきい値電圧は所
定の値よりも低くなる。このしきい値電圧が所定の値よ
りも低い状態が、データが消去された状態、たとえば論
理“1”と呼ばれる。このFNトンネリングは、上記基
板以外に、浮遊ゲート下に位置するソースまたはドレイ
ンの半導体領域に対して行うこともできる。
たとえば3〜5V程度の電圧を印加する。この時、デー
タが書き込まれたメモリセルではチャネル領域に電流が
流れないが、データが消去されたメモリセルではチャネ
ル領域に電流が流れるため、論理“1”、“0”を区別
することができて、メモリセルの情報を読み出すことが
できる。
る複数本のワード線と列方向に延びる複数本のビット線
とが互いに直交するように配置され、各ワード線と各ビ
ット線との交点にメモリセルが配置されており、各メモ
リセルのドレインは各ビット線に接続され、各メモリセ
ルのソースは各ソース線に接続されている。従って、メ
モリセルにデータを書き込む場合は、書き込みの対象と
なるワード線(以下、選択ワード線と称す)とビット線
の両方を相対的に高い電圧とし、メモリセルのデータを
消去する場合は、ビット線とソース線を開放した状態で
選択ワード線を相対的に高い電圧とすればよい。このよ
うな並列接続型の不揮発性メモリ半導体装置について
は、たとえば米国特許第4868619号に述べられて
いる。
いは小型パッケージ技術などの広範な技術の進展に支え
られてフラッシュメモリの高集積化が進む一方で、メモ
リセルの微細化に伴った種々の問題が生じている。しか
し、これもメモリセル構造の改良や動作電圧の変更など
が図られながら、メモリセルの縮小が実現されている。
の一つであるNOR型のセル配置を有するフラッシュメ
モリにおいては、主として短チャネル効果によるパンチ
スルー現象、および書き込み時において、書き込みの対
象となるメモリセル(以下、選択メモリセルと称す)と
ビット線を共通にして並列に接続された書き込みの対象
にならないメモリセル(以下、非選択メモリセルと称
す)のリーク電流の増加がフラッシュメモリの信頼度を
低下させるという問題点が明らかとなった。
は、ドレインを構成するn型半導体領域をp型導電性を
示すパンチスルーストッパ層で囲むことによってパンチ
スルーを防ぐことができる。すなわち、短チャネル効果
の主な原因は、メモリセルのドレインから発生する空乏
層がソースに達し、ソース、ドレイン間に電流が流れる
ことにある。しかし、ドレインから発生する空乏層の伸
びをパンチスルーストッパ層により抑制することによ
り、ゲート長が0.3μm程度であっても短チャネル効
果の発生を回避することが可能となる。
流の増加に対しては、書き込みの対象とならないワード
線(以下、非選択ワード線と称す)に負の電圧を印加す
る手法がとられている。これにより、書き込み時にドレ
インに電圧が印加された非選択メモリセルで生ずるリー
ク電流を抑えることが可能となる。なお、書き込み時に
非選択ワード線にリーク阻止電圧を印加するフラッシュ
メモリを述べてある特許の例として、たとえば、特開平
5−182473号公報がある。
の微細化が進み、ゲート電極のソース、ドレイン方向の
幅(以下、ゲート長と称す)が0.3μmよりも短くな
った場合、パンチスルーストッパ層を形成して短チャネ
ル効果を抑制する方法と、非選択ワード線へ負の電圧を
印加して非選択メモリセルのリーク電流を抑える方法と
を同時に適用することが必要になると考えられる。
ろ、前記二つの方法を同時に適用すると、書き込み時に
非選択メモリセルのしきい値電圧が変動する、いわゆる
ドレインディスターブ現象が生ずることが明らかとなっ
た。
6V)が印加された非選択メモリセルでは、ドレインを
構成するn型半導体領域の空乏層がパンチスルーストッ
パ層によって伸びにくく電界が急峻になることに加え
て、ドレイン近傍のチャネル領域表面で非選択ワード線
の負の電圧(たとえば−2.5V)によりバンドの曲が
りが急峻になり、ドレイン端部で電子−正孔対が解離し
てアバランシェホットキャリアが発生しやすい。これに
より、ホットホールが浮遊ゲートへ注入されて、しきい
値電圧を変動させることになる。
レイン電界を緩和することが必要であり、パンチスルー
ストッパ層とドレインを構成するn型半導体領域の間に
相対的に不純物濃度の低いn-型半導体領域を形成する
LDD(Lightly Doped Drain)構造の適用が考えられ
た。しかし、このLDD構造では、チャネル水平方向電
界が最大となる領域が浮遊ゲートの側壁に設けられる絶
縁膜の下に位置することから、書き込み時のHE注入の
効率が低下するという課題が残される。
モリセルを有する不揮発性メモリ半導体装置において、
ドレインディスターブ現象を防ぐことのできる技術を提
供することにある。
発性メモリセルを有する不揮発性メモリ半導体装置にお
いて、書き込み時のHE注入の効率を向上させて、書き
込み動作の高速度化を図ることのできる技術を提供する
ことにある。
な特徴は、本明細書の以下の記述および添付図面から明
らかになるであろう。
発明のうち、代表的なものの概要を説明すれば、次のと
おりである。 (1)本発明の並列接続型不揮発性メモリ半導体装置
は、半導体基板に行列状に配置された複数のメモリセル
を有し、複数のメモリセルの各々は、第1導電型の半導
体基板主面のチャネル領域を覆って順次形成されたゲー
ト絶縁膜、浮遊ゲート、層間膜および制御ゲートと、浮
遊ゲートの下のチャネル領域を挟むように、浮遊ゲート
の対向する両側の半導体基板に形成された第2導電型の
ソースおよびドレインと、ドレインと隣接し、浮遊ゲー
トのドレイン側端部から浮遊ゲートの下のチャネル領域
方向に第2導電型の不純物を導入されて成り、ドレイン
より実質的に不純物濃度の低い第1半導体領域と、この
第1半導体領域と隣接し、浮遊ゲートのドレイン側端部
から浮遊ゲートの下のチャネル領域方向に第1導電型の
不純物を導入されて成り、チャネル領域より実質的に不
純物濃度の高いパンチスルーストッパ層とを備えてお
り、各列において複数のメモリセルのソース、ドレイン
が互いに並列接続され、各行においてその一部が複数の
メモリセルの制御ゲートを成すワード線が延在してお
り、少なくとも一つのワード線に電圧を印加し、これを
選択ワード線と成して選択メモリセルの浮遊ゲートへキ
ャリアを蓄積する場合、選択ワード線以外の非選択ワー
ド線には負電圧が印加されるものである。 (2)本発明の半導体装置の製造方法は、第1導電型の
半導体基板主面のチャネル領域を覆ってゲート絶縁膜、
浮遊ゲート、層間膜および制御ゲートを形成する工程
と、浮遊ゲートの下のチャネル領域を挟むように、浮遊
ゲートの対向する両側の半導体基板に第2導電型のソー
ス、ドレインを形成する工程と、浮遊ゲートのドレイン
側端部から半導体基板に第1導電型の不純物を導入し
て、ドレインと隣接し、チャネル領域より実質的に不純
物濃度の高いパンチスルーストッパ層を形成する工程
と、浮遊ゲートのドレイン側端部から半導体基板に第2
導電型の不純物を導入して、ドレインと隣接し、ドレイ
ンより実質的に不純物濃度の低い第1半導体領域を形成
する工程とを有するものである。
スルーストッパ層との間、ドレインより実質的に不純物
濃度の低い第1半導体領域を形成することにより、パン
チスルーストッパ層の接合部の電界が緩和される。従っ
て、短チャネル効果を防ぐ機能を有するパンチスルース
トッパ層を設け、さらに書き込み時に非選択メモリセル
のリーク電流を抑えるために、その制御ゲートに負電圧
を印加してもドレインディスターブ現象を防止すること
ができる。
トッパ層とドレインより実質的に不純物濃度の低い第1
半導体領域とを設けることで、チャネル水平方向電界が
かかるチャネル領域が広くなる。これにより、HE注入
に必要なエネルギーを有するまで加速される電子の数が
増加して、メモリセルへの書き込み時のHE注入効率を
向上することができる。
図面を参照にした実施の形態の説明から明らかにされよ
う。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
ET(Metal Oxide SemiconductorField Effect Transi
stor)をして電界効果トランジスタの総称とし、これを
MOSと略し、pチャネル型のMOSFETをPMOS
と略し、nチャネル型のMOSFETをNMOSと略
す。
形態1であるフラッシュメモリのブロック図の一例が示
されている。まず、同図をもとに、本実施の形態1のフ
ラッシュメモリの構成の概要について説明する。
を選択する行デコーダXDが接続されると共に、ビット
線を選択する列デコーダYDがセンスアンプデータラッ
チSADLを介して接続される。入出力バッファIOB
は、行アドレスバッファXBを介して行デコーダXDに
接続されると共に列アドレスバッファYBを介して列デ
コーダYDに接続され、さらにセンスアンプデータラッ
チSADLおよび制御回路CCにも接続される。制御回
路CCは、電源制御回路VCCを介して行デコーダXD
およびセンスアンプデータラッチSADLに接続され
る。
切り換え回路および書き込み/消去回路から構成され
る。また、電源制御回路VCCは、基準電圧発生回路、
書き込み/消去電圧発生回路および検証電圧発生回路か
ら構成される。ここで、基準電源発生回路は、書き込み
/消去電圧発生回路および検証電圧発生回路等の各所定
電圧を発生するために各回路へ入力される参照電圧を生
成する回路である。なお、以下の説明ではメモリアレイ
MARY以外の制御回路CCのような他の回路を周辺回
路と称する。
面の大半を占めて配置されており、図の水平方向に平行
して配置される所定数のワード線と、これに対して垂直
な方向に平行して配置される所定数のビット線と、これ
らのワード線およびビット線の実質的な交点に格子配列
される多数の2層ゲート構造型メモリセルとを有してい
る。このメモリセルは、同一列に配置されるL0〜Lmの
m+1個(たとえば64個)を単位としてセルユニット
にグループ分割され、さらにそのセルユニットは、C0
〜Cnのn+1個(たとえば2048個)を単位として
メモリセルブロックを構成する。
モリは、いわゆる階層ビット線方式を採り、メモリアレ
イMARYのビット線は、各セルユニットを構成するm
+1個のメモリセルのドレインが共通結合されてなるサ
ブビット線と、複数本のサブビット線が接続されるメイ
ンビット線からなる。メモリアレイMARYの各セルユ
ニットを構成するm+1個のメモリセルのソースは、対
応するローカルソース線にそれぞれ共有接合され、これ
らのローカルソース線は共通ソース線に結合される。ま
た、メモリブロックの同一行に配置されるn+1個のメ
モリセルの制御ゲートは、対応するワード線にそれぞれ
共通結合される。
メモリアレイMARYの部分的な等価回路の模式図を図
2に示す。同図をもとに、NOR型フラッシュメモリの
メモリアレイMARYの具体的構成および動作方法につ
いて説明する。なお、図2では、4ビット分のメモリセ
ルを2本のワード線および2本のビット線を用いてアレ
イ構成としたものを示したが、メモリセルの個数、なら
びにワード線およびビット線の本数はこれに限定される
もでではない。
は、メモリセルC11およびC12の各制御ゲートがワード
線W0に接続され、メモリセルC21およびC22の各制御
ゲートがワード線W1に接続され、メモリセルC11およ
びC21の各ドレインがサブビット線SB0に接続され、
メモリセルC12およびC22の各ドレインがサブビット線
SB1に接続されている。さらにメモリセルC11,
C12,C21およびC22の各ソースがローカルソース線S
Sに接続されている。
けるデータの書き込み、消去および読み出し動作につい
て説明する。まず、データの書き込み時には、選択ワー
ド線W0に相対的に高い正電圧、たとえば10Vを印加
すると共にサブビット線SB0に相対的に高い正電圧、
たとえば6Vを印加する。さらに、サブビット線S
B1、ローカルソース線SSおよび基板(ウェルがある
構造の場合は、ウェル)は0Vにする。これにより、選
択メモリセルC11では、上述したような原理によりHE
注入により浮遊ゲートが負に帯電し、制御ゲートから見
たしきい値電圧が所定の値、たとえば4〜5Vとなり、
データが書き込まれた状態、たとえば論理“0”とな
る。なお、非選択メモリセルC21のドレインにも正電圧
が印加されるが、非選択ワード線W1に負電圧、たとえ
ば−2.5Vを印加することによって、非選択メモリセ
ルC21でのリーク電流が抑えられる。
SB0,SB1およびローカルソース線SSを開放した状
態で、ワード線W0,W1に相対的に高い正電圧、たとえ
ば10Vを印加し、基板に相対的に高い負電圧、たとえ
ば−11Vを印加する。これにより、浮遊ゲート中の電
子が基板に引っぱり出されるトンネル放出によって浮遊
ゲートの電位は中性に戻ることから、制御ゲートから見
たしきい値電圧が所定の値、たとえば0〜1.5Vとな
り、データが消去された状態、たとえば論理“1”とな
る。ここでのデータの消去は、ワード線W0,W1に接続
された全メモリセルについて一括かつ同時に行ったが、
各ワード線単位でデータを消去してもよい。
ド線W0に正電圧、たとえば3.8Vの電圧を印加し、サ
ブビット線SB0に正電圧、たとえば1.0Vを印加す
る。さらに、非選択ワード線W1およびローカルソース
線SSおよび基板には0Vを印加し、サブビット線SB
1は開放状態とする。この時、データが消去された状態
の場合、しきい値電圧が低くチャネル領域に電流が流れ
てサブビット線SB0の電位が低下するが、データが書
き込まれた状態の場合、しきい値電圧が高くチャネル領
域に電流が流れないためサブビット線SB0の電圧が1.
0Vに保たれるので、サブビット線電圧をサブビット線
ごとに検出することによってメモリセルの情報を読み出
すことができる。
ュメモリのメモリセルMCの素子配置および素子構造を
図3〜図8によって説明する。図3は上記メモリアレイ
MARYの要部平面図、図4は図3と同じ平面領域であ
って図3よりも上層のレイアウト層をさらに加えた要部
平面図、図5は図3のA−A線(ワード線上をその延在
方向に沿って切断した線)の断面図、図6は図3のB−
B線(メモリセルのチャネル領域をワード線に対して交
差する方向に沿って切断した線)の断面図である。な
お、ここでは、図5および図6の断面図を中心に説明す
るが、平面的な構成の説明箇所については図3および図
4を随時参照されたい。さらに、図7は非選択メモリセ
ルのドレインディスターブ特性の一例を示すグラフ図、
図8はメモリセルにデータを書き込んだ後のしきい値電
圧と、データ読み出し時の電流とを示すグラフ図であ
る。
単結晶からなり、この半導体基板1には、たとえばボロ
ン(B)が導入されてなる1×1017cm-3程度のpウ
ェルPWmが形成されている。このpウェルPWmは、
その下層に形成された埋め込みnウェルNWmに取り込
まれており、半導体基板1から電気的に分離されてい
る。その埋め込みnウェルNWmは、たとえばリン
(P)またはヒ素(As)が半導体基板1に導入されて
形成されてなり、半導体基板1上の他の素子からのノイ
ズが半導体基板1を通じてpウェルPWm(すなわち、
メモリセルMC)に侵入するのを抑制または防止した
り、pウェルPWmの電位を半導体基板1とは独立して
所定の値に設定したりする機能を備えている。
溝型の分離部(トレンチアイソレーション)STIが形
成されている。この分離部STIは、複数のメモリセル
MC間を電気的に分離するように、そのメモリセルMC
の隣接する各列間ごとに掘られた溝内に絶縁膜が埋め込
まれて形成されている。分離部STIの絶縁膜は、たと
えば酸化シリコン等からなり、その上面は半導体基板1
の主面とほぼ一致するように平坦にされている。
で半導体基板1に形成された一対のn型半導体領域2
S,2Dと、半導体基板1の主面(活性領域)上に形成
されたゲート絶縁膜3aと、その上に形成された浮遊ゲ
ート用の導体膜4(図3では、網掛けのハッチングで示
す)と、その上に形成された層間膜5と、その上に形成
された制御ゲート用の導体膜6とを有している。
隣接する一対のドレインを形成する領域であって、分離
部STIおよび導体膜4により囲まれた領域の半導体基
板1の主表面から所定の深さにかけて形成されており、
サブビット線SBの一部に電気的に接続されている。ま
た、n型半導体領域2Dは、n+型半導体領域2D1と、
このn+型半導体領域2D1より実質的に不純物濃度の高
いn++型半導体領域2D2とによって構成されている。
ソースを形成する領域であって、n型半導体領域2Dを
挟む導体膜4の外側の領域の半導体基板1の主表面から
所定の深さにかけて形成されており、各ワード線6
(W)のソース側に沿って延在する共通n型半導体領域
の一部で構成される。この共通半導体領域はローカルソ
ース線SSを構成している。また、n型半導体領域2S
は、n+型半導体領域2S1と、このn+型半導体領域2
S1より実質的に不純物濃度の高いn++型半導体領域2
S2とによって構成されている。なお、サブビット線S
Bは金属膜等で形成されたメインビット線と電気的に接
続され、共通半導体領域からなるローカルソース線SS
は金属膜等で形成された共通ソース線と電気的に接続さ
れている。
ネル領域より実質的に不純物濃度が高く、p型不純物で
構成されるパンチスルーストッパ層7で囲まれている。
このように、パンチスルーストッパ層7をソース、ドレ
インの両側に形成することにより、ゲート長が0.3μ
m以下のメモリセルMCの短チャネル効果を防ぐことが
できる(第1の効果)。たとえば、ソース、ドレイン両
側に5×1012cm-2程度のボロンをイオン注入してパ
ンチスルーストッパ層7を形成した場合、パンチスルー
が発生しない最小ゲート長寸法は0.22μm程度とな
る。
ーストッパ層7を形成するとデータ読み出し時の電流の
ばらつきが低減するという効果もある(第2の効果)。
たとえば、ソース、ドレイン両側に5×1012cm-2程
度のボロンをイオン注入してパンチスルーストッパ層7
を形成した場合、データ読み出し時の電流ばらつきは、
パンチスルーストッパ層7を形成しない場合の約1/2
以下となり、2.2μA/σ程度となる。
域2Dとパンチスルーストッパ層7との間には、上記n
+型半導体領域2D1より実質的に不純物濃度の低いn-
型半導体領域8が設けられており、このn-型半導体領
域8によってパンチスルーストッパ層7の接合部の電界
が緩和される。従って、短チャネル効果を防ぐ機能を有
するパンチスルーストッパ層7を設け、さらに書き込み
時に非選択メモリセルのリーク電流を抑えるために、そ
の制御ゲートに負電圧を印加してもドレインディスター
ブ現象を防止することができる(第3の効果)。すなわ
ち、ドレイン端部での電界緩和によりアバランシェブレ
ークダウンによる電子−正孔対解離が減少するので、書
き込み時に非選択メモリセルの制御ゲートに負電圧が印
加されても、浮遊ゲートへ注入されるホットホールが減
少してしきい値電圧の変動が抑えられる。
ルのドレインディスターブ特性の一例を示すグラフ図で
ある。縦軸は、書き込み動作後に非選択メモリセルのし
きい値電圧が5Vから4Vに下がるまでの情報保持時間
であり、横軸は、ドレイン電圧の逆数である。比較例と
して、n-型半導体領域8が形成されていないパンチス
ルーストッパ層7で囲まれたドレインを備えた非選択メ
モリセルのドレインディスターブ特性を示す。また、図
中、必要とされる情報保持時間の一例を網掛けの領域で
示しており、ここでは、ドレイン電圧が6Vで2×10
-2秒以上の情報保持時間が必要であるとした。ドレイン
電圧が6Vにおいて、比較例の非選択メモリセルでは1
0-2秒程度の情報保持時間しか得られないが、本実施の
形態1の非選択メモリセルの情報保持時間は5×100
秒程度であり、必要とする情報保持時間よりも1桁以上
長い情報保持時間が得られている。
トッパ層7とn-型半導体領域8とを設けることで、メ
モリセルMCへの書き込み効率(HE注入効率)を向上
することができる(第4の効果)。すなわち、n-型半
導体領域8を設けることによってチャネル水平方向電界
のピーク値は減少するものの、チャネル水平方向電界が
かかるチャネル領域が広くなるため、HE注入に必要な
エネルギーを有するまで加速される電子の数が増加し
て、HE注入効率が向上する。
レイン端部では、パンチスルーストッパ層7をn-型半
導体領域8が打ち消すので、ドレイン端部でのキャリア
移動度の低下を防止することができ、データ読み出し時
の電流を増加することができる(第5の効果)。データ
読み出し時の電流の増加は、データ読み出し時のビット
線電位の低下を早めることができるので、データ判定ま
での時間を短縮することが可能となる。
ータを書き込んだ後のしきい値電圧と、データ読み出し
時の電流とを示す。比較例として、n-型半導体領域8
が形成されていないパンチスルーストッパ層7で囲まれ
たドレインを備えたメモリセルの特性を示す。本実施の
形態1のメモリセルの書き込み後のしきい値電圧は約
5.8Vであり、比較例のメモリセルのしきい値電圧よ
りも1.5V程度増加する。また、本実施の形態1のメ
モリセルの読み出し電流は約34μAであり、比較例の
メモリセルの読み出し電流よりも15μA程度増加す
る。
aは、たとえば厚さ9〜11nm程度の酸化シリコン等
からなり、情報の形成に寄与する電子を半導体基板1か
ら浮遊ゲート用の導体膜4に注入したり、その導体膜4
に保持された電子を半導体基板1に放出させたりする際
の電子の通過領域(トンネル絶縁膜)となっている。な
お、メモリセルMCのゲート長は、たとえば0.3μm
程度、ゲート幅は、たとえば0.3μm程度としてい
る。
不純物が導入された低抵抗の多結晶シリコンからなり、
その厚さは、たとえば100nm程度である。さらに、
浮遊ゲート用の導体膜4の表面は、層間膜5によって覆
われており、これにより、浮遊ゲート用の導体膜4は、
制御ゲート用の導体膜6と絶縁されている。上記層間膜
5は、たとえば酸化シリコン膜上に窒化シリコン膜を介
して酸化シリコン膜を積み重ねてなり、その厚さは、た
とえば20nm程度である。
し、書き込みおよび消去を行うための電極であり、ワー
ド線Wの一部で構成されている。ワード線Wは、上記ゲ
ート幅方向に延在する帯状のパターンで形成され、上記
ゲート幅方向に沿って平行に複数本並んで配置されてい
る。この制御ゲート用の導体膜6は、たとえば厚さ20
0nm程度の低抵抗な多結晶シリコンからなる。その導
体膜6の上部には、たとえば厚さ30nm程度のコバル
トシリサイド(CoSix)膜9aがセルフアライン技
術で形成されている。このコバルトシリサイド膜9aを
設けたことによりワード線Wの電気抵抗を下げることが
できるので、フラッシュメモリの動作速度を向上させる
ことが可能となっている。ただし、導体膜6の構造は、
これに限定されるものではなく種々変更可能であり、た
とえば低抵抗多結晶シリコン上に窒化タングステン等の
ようなバリア導体膜を介してタングステン等のような金
属膜を積み重ねてなる構造としてもよい。この場合、ワ
ード線Wの電気抵抗を大幅に下げることができるので、
フラッシュメモリの動作速度をさらに向上させることが
可能となる。
4、制御ゲート用の導体膜6の側面には、たとえば酸化
シリコンからなる絶縁膜10aが被覆されている。この
ような絶縁膜10a上およびコバルトシリサイド膜9a
上には、たとえば酸化シリコンからなる絶縁膜10bが
堆積されている。
ステン等からなる第1層配線L1が形成されている。所
定の第1層配線L1は、絶縁膜10bに穿孔されたコン
タクトホールCONTを通じてメモリセルMCのn型半
導体領域2Dと電気的に接続されている。n型半導体領
域2Dの表面には、前記コバルトシリサイド膜9aと同
一工程で形成されたコバルトシリサイド膜9bが形成さ
れており、これにより第1層配線L1との接触抵抗を低
減することができる。
酸化シリコンからなる絶縁膜10cが堆積されており、
これにより第1層配線L1の表面が被覆されている。そ
の絶縁膜10c上には、第2層配線L2が形成されてい
る。第2層配線L2は、たとえば窒化チタン、アルミニ
ウムおよび窒化チタンを下層から順に積層してなり、絶
縁膜10cに穿孔されたスルーホールを通じて第1層配
線L1と電気的に接続されている。この第2層配線L2
の表面は、たとえば酸化シリコンからなる絶縁膜10d
によって被覆されている。その絶縁膜10d上には、第
3層配線L3が形成されている。さらに、第3層配線L
3よりも上層の配線および最上層配線の上層にパッシベ
ーション膜が形成されるが、その図示は省略する。
メモリの製造方法の一例を図9〜図25を用いて工程順
に説明する。これら図には、前記図4のB−B線断面に
相当するメモリアレイMARY、および制御回路CC、
デコーダXDなどの周辺回路領域を含む要部断面図を示
しており、周辺回路領域に例示したNMOSおよびPM
OSは、駆動電圧が、たとえば1.8〜3.3V程度の相
対的に低電圧系のMOSである。
の段階では半導体ウエハと称する平面略円形状の半導体
の薄板)1の主面に、たとえば溝型の分離部STIおよ
びこれに取り囲まれるように配置された活性領域等を形
成する。すなわち、半導体基板1の所定箇所に分離溝を
形成した後、半導体基板1の主面上に、たとえば酸化シ
リコンからなる絶縁膜を堆積し、さらにその絶縁膜が分
離溝内にのみ残されるように絶縁膜をCMP(Chemical
Mechanical Polishing)法等によって研磨すること
で、分離部STIを形成する。
不純物を所定のエネルギーで選択的にイオン注入法等に
よって導入することにより、埋め込みnウェルNWm、
pウェルPWm、pウェルPWpおよびnウェルNWp
を形成する。
体基板1の主面上に、たとえば厚さが9〜11nm程度
の相対的に薄いゲート絶縁膜3aを熱酸化法等によって
形成した後、半導体基板1の主面上に、たとえば厚さ1
00nm程度のn型導電性を示す低抵抗な多結晶シリコ
ンからなる導体膜4をCVD(Chemical Vapor Deposit
ion)法等によって堆積する。続いて、図10(B)に
示すように、ワード線の延在方向において浮遊ゲートを
パターニングするために、メモリアレイ分離部STI上
の導体膜4が露出されるようなフォトレジストパターン
PR1を形成した後、それをエッチングマスクとしてそ
こから露出する導体膜4を除去する。次いで、半導体基
板1の主面上に、層間膜5を形成する。この層間膜5
は、たとえば酸化シリコン膜、窒化シリコン膜および酸
化シリコン膜を下層から順にCVD法等によって堆積す
ることで得られる積層膜であり、その厚さは、たとえば
20nm程度である。
が覆われ、それ以外の周辺回路領域が露出されるような
フォトレジストパターンを形成した後、それをエッチン
グマスクとしてそこから露出する層間膜5およびゲート
絶縁膜3aをエッチング除去する。次いで、そのフォト
レジストパターンを除去した後、半導体基板1に対して
熱酸化処理を施し、周辺回路領域に、たとえば4〜8n
m程度のゲート絶縁膜3bを形成する。
00nm程度のアモルファスシリコン膜(図示せず)を
CVD法で堆積した後、メモリアレイおよび周辺回路の
NMOS形成領域のアモルファスシリコン膜にn型不純
物、たとえばリンをイオン注入し、周辺回路のPMOS
形成領域のアモルファスシリコン膜にp型不純物、たと
えばボロンをイオン注入する。
1に950℃、60秒程度の熱処理を施して、アモルフ
ァスシリコン膜に導入した上記n型不純物および上記p
型不純物を活性化させ、さらにメモリアレイおよび周辺
回路のNMOS形成領域のアモルファスシリコン膜をn
型多結晶シリコンからなる導体膜6nに、周辺回路のP
MOS形成領域のアモルファスシリコン膜をp型多結晶
シリコンからなる導体膜6pに変える。さらに、導体膜
6n,6pの上に絶縁膜11を形成する。
上にフォトレジストパターンPR2を形成し、そのフォ
トレジストパターンPR2をエッチングマスクとして、
そこから露出するメモリアレイの絶縁膜11および導体
膜6n,6pをドライエッチング法等によって順次除去
する。これにより、メモリアレイにおいてメモリセルM
Cの導体膜6nからなる制御ゲート(ワード線W)、な
らびに周辺回路領域において導体膜6nからなるNMO
Sのゲートおよび導体膜6pからなるPMOSのゲート
を形成する。
をフォトレジストパターンPR3で覆い、層間膜5およ
び導体膜4をワード線の幅方向においてパターニングす
る。これによって、メモリアレイのメモリセルMCの2
層ゲート電極を完成させる。次に、メモリセルMCのゲ
ート(制御ゲートおよび浮遊ゲート)をマスクにしてメ
モリアレイのpウェルPWmにn型不純物、たとえばヒ
素をイオン注入法等によって導入することにより、メモ
リセルMCのソース、ドレインの一部を構成するn+型
半導体領域2S1,2D1を形成する。上記ヒ素は、たと
えば注入エネルギー30keV、ドーズ量1×1015c
m-2で注入される。
p型不純物、たとえばボロンをイオン注入法等によって
導入することにより、上記n+型半導体領域2S1,2D
1を囲み、浮遊ゲートの下まで拡散しチャネル領域より
実質的に不純物濃度の高いパンチスルーストッパ層7
(第2半導体領域、第3半導体領域)を形成する。上記
ボロンは、たとえば注入エネルギー40keV、ドーズ
量2×1013cm-3で半導体基板1の法線方向に対して
角度をなして注入される。このイオン打ち込み工程にお
いて、周辺回路はイオン打ち込みしないようにフォトレ
ジストマスクで覆っておく。
Cのドレイン側のみが開孔したフォトレジストパターン
PR4を形成し、メモリセルMCのゲート(制御ゲート
および浮遊ゲート)をマスクにしてメモリアレイのpウ
ェルPWmにn型不純物のリンをイオン注入法等によっ
て導入することにより、ドレイン側に浮遊ゲートの下ま
で拡散しn+型半導体領域2D1よりも実施的に不純物濃
度の低いn-型半導体領域(第1半導体領域)8を形成
する。上記リンは、たとえば注入エネルギー60ke
V、ドーズ量2×1014cm-2で注入される。
去した後、図16に示すように、メモリアレイおよび周
辺回路のPMOS形成領域をフォトレジストパターンP
R5で覆い、周辺回路用のNMOSのゲートをマスクに
して、周辺回路領域のpウェルPWpにn型不純物、た
とえばリンをイオン注入法等によって導入することによ
り、NMOSのソース、ドレインの一部を構成する一対
の拡張半導体領域12aを形成する。上記リンは、たと
えば注入エネルギー70keV、ドーズ量1×1013c
m-2で注入される。
5を除去した後、図17に示すように、メモリアレイお
よび周辺回路のNMOS形成領域をフォトレジストパタ
ーンPR6で覆い、周辺回路用のPMOSのゲートをマ
スクにして、周辺回路領域のnウェルNWpにn型不純
物、たとえばフッ化ボロン(BF2)をイオン注入法等
によって導入することにより、PMOSのソース、ドレ
インの一部を構成する一対の拡張半導体領域13aを形
成する。上記フッ化ボロンは、たとえば注入エネルギー
70keV、ドーズ量1×1013cm-2で注入される。
去した後、図18に示すように、半導体基板1の主面上
に、たとえば酸化シリコンからなる絶縁膜をCVD法等
によって堆積した後、これを異方性のドライエッチング
法等によってエッチバックすることにより、メモリセル
MCのゲート(制御ゲートおよび浮遊ゲート)および周
辺回路用のNMOSおよびPMOSのゲートの側面に絶
縁膜10aを形成する。
PMOS形成領域をフォトレジストパターンPR7で覆
い、メモリセルMCのゲート(制御ゲートおよび浮遊ゲ
ート)および絶縁膜10aと、周辺回路用のNMOSの
ゲートおよび絶縁膜10aとをマスクにして、メモリア
レイのpウェルPWmおよび周辺回路領域のpウェルP
Wpにn型不純物、たとえばヒ素をイオン注入法等によ
って導入することにより、メモリセルMCのソース、ド
レインの他の一部を構成する一対のn++型半導体領域2
S2,2D2およびNMOSのソース、ドレインの他の一
部を構成する一対の拡散半導体領域12bを形成する。
上記ヒ素は、たとえば注入エネルギー60keV、ドー
ズ量3×1015cm-2で注入される。
7を除去した後、図20に示すように、メモリアレイお
よび周辺回路のNMOS形成領域をフォトレジストパタ
ーンPR8で覆い、周辺回路用のPMOSのゲートをマ
スクにして、周辺回路領域のnウェルNWpにp型不純
物、たとえばフッ化ボロンをイオン注入法等によって導
入することにより、PMOSのソース、ドレインの他の
一部を構成する一対の拡散半導体領域13bを形成す
る。上記フッ化ボロンは、たとえば注入エネルギー20
keV、ドーズ量2×1015cm-2で注入される。
(HF)液で洗浄した後、厚さ10nm程度のコバルト
(Co)膜を、たとえばスパッタリング法で半導体基板
1上に堆積する。次いで500〜600℃程度の熱処理
を半導体基板1に施して、メモリセルMCの制御ゲート
の表面およびソース、ドレインのn++型半導体領域2S
2,2D2の表面と、周辺回路用のNMOSのゲートの表
面およびソース、ドレインの拡散半導体領域12bの表
面と、周辺回路用のPMOSのゲートの表面およびソー
ス、ドレインの拡散半導体領域13bの表面とに、図2
1に示すように、選択的に厚さ30nm程度のコバルト
シリサイド(CoSix)膜9を形成する。この後、未
反応のコバルトを除去し、次いでコバルトシリサイド膜
9の低抵抗化のため700〜800℃程度の熱処理を半
導体基板1に施す。
上に、たとえば酸化シリコンからなる絶縁膜10bをC
VD法等によって堆積した後、その絶縁膜10bに、メ
モリセルMCのドレインのn++型半導体領域2D2、周
辺回路用のMMOSのソース、ドレインの拡散半導体領
域12bおよび周辺回路用のPMOSのソース、ドレイ
ンの拡散半導体領域13bの上部に設けられたコバルト
シリサイド膜9の一部が露出するようなコンタクトホー
ルCONTをフォトリソグラフィ技術およびドライエッ
チング技術によって穿孔する。この際、図示はしない
が、周辺回路用のNMOSのゲートおよびPMOSのゲ
ートの上部に設けられたコバルトシリサイド膜の一部な
どが露出するようなコンタクトホールが穿孔される。
1上に、たとえばタングステン(W)等のような金属膜
を堆積し、たとえばCMP法でこの金属膜の表面を平坦
化することによって、上記コンタクトホールCONTの
内部に金属膜を埋め込みプラグ14を形成する。その
後、半導体基板1上に、たとえばタングステン等のよう
な金属膜をスパッタリング法等によって堆積した後、こ
れをフォトリソグラフィ技術およびドライエッチング技
術によってパターニングすることにより、第1層配線L
1を形成する。第1層配線L1は、コンタクトホールC
ONTを通じてメモリセルのドレインのn++型半導体領
域2D2、周辺回路用のNMOSのソース、ドレインの
拡散半導体領域12bおよび周辺回路用のPMOSのソ
ース、ドレインの拡散半導体領域13bと電気的に接続
されている。
上に、たとえば酸化シリコンからなる絶縁膜10cをC
VD法等によって堆積した後、その絶縁膜10cに第1
層配線L1の一部が露出するようなスルーホールTHを
フォトリソグラフィ技術およびドライエッチング技術に
よって穿孔する。続いて、その半導体基板1上に、たと
えばタングステン等のような金属膜をスパッタリング法
やCVD法等によって堆積した後、これをスルーホール
TH内のみに残るようにCMP法等によって研磨するこ
とにより、スルーホールTH内にプラグ15を形成す
る。その後、半導体基板1上に、たとえば窒化チタン、
アルミニウムおよび窒化チタンを下層から順にスパッタ
リング法等によって堆積した後、これをフォトリソグラ
フィ技術およびドライエッチング技術によってパターニ
ングすることにより、第2層配線L2(メインビット線
を含む)を形成する。第2層配線L2はプラグ15を通
じて第1層配線L1と電気的に接続されている。
よりも上層の配線を形成し、さらに表面保護膜を形成し
た後、その一部に最上層配線の一部が露出するような開
孔部を形成してボンディングパッドを形成することによ
り、フラッシュメモリを製造する。
モリの製造方法の一例として、周辺回路領域に駆動電圧
が、たとえば1.8〜3.3V程度の相対的に低電圧系の
周辺回路用のNMOSおよびPMOSのみを例示した
が、駆動電圧が、たとえば8V程度の相対的に高電圧系
の周辺回路用のNMOSおよびPMOSなどが形成され
る、フラッシュメモリの製造方法にも適用可能である。
Cのドレイン側にn-型半導体領域8を形成した後に、
周辺回路用のNMOSのソース、ドレインの一部を構成
する拡張半導体領域12aおよびPMOSのソース、ド
レインの一部を構成する拡張半導体領域13aを形成し
たが、周辺回路用のNMOSのソース、ドレインの一部
を構成する拡張半導体領域12aおよびPMOSのソー
ス、ドレインの一部を構成する拡張半導体領域13aを
形成した後に、メモリアレイMCのドレイン側にn-型
半導体領域8を形成してもよく、同様な効果が得られ
る。
Cのソース、ドレインの一部を構成するn+型半導体領
域2S1,2D1、パンチスルーストッパ層7およびn-
型半導体領域8は、メモリアレイのpウェルPWmにイ
オン注入法等によって各々の不純物を導入することによ
り形成したが、これら不純物の導入を周辺回路用のNM
OSの半導体領域およびPMOSの半導体領域の形成に
用いてもよい。
Cのパンチスルーストッパ層7をソース、ドレインを構
成するn型半導体領域2S,2Dを囲むようにソース、
ドレイン両側に形成したが、ドレイン側のみに形成して
もよく、短チャネル効果を抑制してパンチスルーを防ぐ
ことができる。
と、たとえば次の通りである。 (1).メモリセルMCのソース、ドレインを囲んでパンチ
スルーストッパ層7を形成することにより、ゲート長が
0.3μm以下のメモリセルMCの短チャネル効果を防
ぐことが可能となる(前記第1の効果)。 (2).メモリセルMCのソース、ドレインを囲んでパンチ
スルーストッパ層7を形成することにより、データ読み
出し時の電流のばらつきを低減することが可能となる
(前記第2の効果)。 (3).メモリセルMCのドレインを形成するn型半導体領
域2Dとパンチスルーストッパ層7との間に、n-型半
導体領域8を設けることにより、パンチスルーストッパ
層7の接合部の電界が緩和される。これにより、短チャ
ネル効果を防ぐ機能を有するパンチスルーストッパ層7
を設け、さらに書き込み時にリーク電流を抑えるために
非選択メモリセルの制御ゲートに負電圧を印加しても、
ドレインディスターブ現象を防止することが可能となる
(前記第3の効果)。 (4).メモリセルMCの浮遊ゲートの下にパンチスルース
トッパ層7とn-型半導体領域8とを設けることで、メ
モリセルMCへの書き込み効率(HE注入効率)を向上
することが可能となる(前記第4の効果)。 (5).メモリセルMCのドレイン端部において、n-型半
導体領域8がパンチスルーストッパ層7を打ち消すの
で、ドレイン端部でのキャリア移動度の低下を防いで、
データ読み出し時の電流を増加することが可能となり、
データ読み出し時のデータ判定までの時間を短縮するこ
とが可能となる(前記第5の効果)。
実施の形態1で説明した図6の構造を形成する場合の他
の製造方法を説明するものである。
は、前記実施の形態1において図9〜図13で説明した
製造工程を経た後の半導体基板1の要部断面図を示して
いる。
において、浮遊ゲート用の導体膜4上に層間膜5を介し
て制御ゲート用の導体膜6nを積み重ねるメモリセルM
Cの2層ゲート電極構造を形成し、周辺回路領域におい
て、導体膜6nからなるNMOSのゲートおよび導体膜
6pからなるPMOSのゲートを形成する。
Cのドレイン側のみが開孔したフォトレジストパターン
PR9を形成し、メモリセルMCのゲート(制御ゲート
および浮遊ゲート)をマスクにしてpウェルPWmにn
型不純物、たとえばヒ素をイオン注入法等によって導入
することにより、メモリセルMCのドレインの一部を構
成するn+型半導体領域2D1を形成する。上記ヒ素は、
たとえば注入エネルギー30keV、ドーズ量1×10
15cm-2で注入される。さらに、フォトレジストパター
ンPR9をマスクにしてpウェルPWmにn型不純物の
リンをイオン注入法等によって導入することにより、上
記n+型半導体領域2D1を囲み、浮遊ゲートの下まで拡
散したn-型半導体領域8を形成する。上記リンは、た
とえば注入エネルギー60keV、ドーズ量2×1014
cm-2で注入される。さらに、フォトレジストパターン
PR9をマスクにしてpウェルPWmにp型不純物、た
とえばボロンをイオン注入法等によって導入することに
より、上記n-型半導体領域8を囲み、浮遊ゲートの下
まで拡散したパンチスルーストッパ層7D(第2半導体
領域)を形成する。上記ボロンは、たとえば注入エネル
ギー40keV、ドーズ量2×1013cm-3で半導体基
板1の法線方向に対して角度をなして注入される。
去した後、図27に示すように、メモリセルMCのドレ
イン側および周辺回路のPMOS形成領域をフォトレジ
ストパターンPR10で覆い、メモリセルMCのゲート
(制御ゲートおよび浮遊ゲート)をマスクにしてメモリ
アレイのpウェルPWmにn型不純物、たとえばヒ素を
イオン注入法等によって導入することにより、メモリセ
ルMCのソースの一部を構成するn+型半導体領域2S1
を形成する。同時に、周辺回路用のNMOSのゲートを
マスクにして周辺回路領域のpウェルPWpに上記n型
不純物をイオン注入法等によって導入することにより、
NMOSのソース、ドレインの一部を構成する一対の拡
張半導体領域12aを形成する。上記ヒ素は、たとえば
注入エネルギー30keV、ドーズ量3×1014cm-2
で注入される。
をマスクにしてメモリアレイのpウェルPWmにp型不
純物、たとえばボロンをイオン注入法等によって導入す
ることにより、上記n+型半導体領域2S1を囲み、浮遊
ゲートの下まで拡散したパンチスルーストッパ層7S
(第2半導体領域)を形成する。同時に、周辺回路用の
NMOSのゲートをマスクにして周辺回路領域のpウェ
ルPWpに上記p型不純物をイオン注入法によって導入
することにより、NMOSのソース、ドレインの一部を
構成する一対の拡張半導体領域12aを囲むパンチスル
ーストッパ層7Pを形成する。上記ボロンは、たとえば
注入エネルギー30keV、ドーズ量2×1013cm-3
で半導体基板1の法線方向に対して角度をなして注入さ
れる。
除去した後、図28に示すように、メモリアレイおよび
周辺回路のNMOS形成領域をフォトレジストパターン
PR11で覆い、周辺回路用のPMOSのゲートをマス
クにして周辺回路領域のnウェルNWpにp型不純物、
たとえばフッ化ボロンをイオン注入法等によって導入す
ることにより、PMOSのソース、ドレインの一部を構
成する一対の拡張半導体領域13aを形成する。上記フ
ッ化ボロンは、たとえば注入エネルギー70keV、ド
ーズ量1×1013cm-2で注入される。
降の図を用いて説明したのと同じなので説明を省略す
る。
NMOSのソース、ドレインの一部を構成する拡張半導
体領域12aは、メモリアレイのメモリセルMCのソー
スを構成するn+型半導体領域2S1と同一工程で形成し
たが、このn+型半導体領域2S1と異なる工程(フォト
リソグラフィ工程およびイオン注入工程)で形成しても
よく、あるいはn+型半導体領域2S1と同一工程でn型
不純物をpウェルPWmにイオン注入法等で導入した
後、さらに異なる工程でn型不純物をpウェルPWmに
イオン注入法で導入することによって、上記拡張半導体
領域12aを形成してもよい。
モリセルMCのソースを構成するn型半導体領域2Sと
ドレインを構成するn型半導体領域2Dとをそれぞれ異
なる工程で形成することにより、ソースに適した不純物
濃度分布を有するn型半導体領域2Sとドレインに適し
た不純物濃度分布を有するn型半導体領域2Dとをそれ
ぞれ形成することが可能となる。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
によってなされた発明をその背景となった利用分野であ
るフラッシュメモリ単体に適用した場合について説明し
たがそれに限定されるものではなく、たとえばフラッシ
ュメモリと論理回路とを同一半導体基板に設けている混
合型の半導体装置にも適用できる。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
パンチスルーストッパ層との間に、ドレインより実質的
に不純物濃度の低いn-型半導体領域を形成することに
より、パンチスルーストッパ層の接合部の電界が緩和さ
れる。これにより、短チャネル効果を防ぐ機能を有する
パンチスルーストッパ層を設け、さらに書き込み時に非
選択メモリセルでのリーク電流を抑えるために、その制
御ゲートに負電圧を印加しても非選択メモリセルにおけ
るドレインディスターブ現象を防止することが可能とな
る。
遊ゲートの下にパンチスルーストッパ層と上記n-型半
導体領域とが設けられるので、チャネル水平方向電界が
かかるチャネル領域が広くなり、HE注入に必要なエネ
ルギーを有するまで加速される電子の数が増加する。こ
れにより、書き込み時のHE注入の効率が向上して、書
き込み動作の高速度化を図ることが可能となる。
レイン端部において、上記n-型半導体領域がパンチス
ルーストッパ層を打ち消すので、ドレイン端部でのキャ
リア移動度の低下を防いで、データ読み出し時の電流を
増加することが可能となる。これにより、データ読み出
し時のデータ判定までの時間を短縮することが可能とな
る。
のブロック構成の説明図である。
イの部分的な等価回路図である。
のレイアウト層をさらに加えた要部平面図である。
の一例を示すグラフ図である。
電圧とデータ読み出し時の電流とを示すグラフ図であ
る。
の製造方法の一例を工程順に示す半導体基板の要部断面
図である。
ュメモリの製造方法の一例を工程順に示す半導体基板の
要部断面図である。
ュメモリの製造方法の一例を工程順に示す半導体基板の
要部平面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
リの製造方法の一例を工程順に示す半導体基板の要部断
面図である。
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
モリの製造方法の一例を工程順に示す半導体基板の要部
断面図である。
導体領域) 7D パンチスルーストッパ層(第2半導体領域) 7S パンチスルーストッパ層(第3半導体領域) 7P パンチスルーストッパ層 8 n-型半導体領域(第1半導体領域) 9 コバルトシリサイド膜 9a コバルトシリサイド膜 9b コバルトシリサイド膜 10a 絶縁膜 10b 絶縁膜 10c 絶縁膜 10d 絶縁膜 11 絶縁膜 12a 拡張半導体領域 12b 拡散半導体領域 13a 拡張半導体領域 13b 拡散半導体領域 14 プラグ 15 プラグ MARY メモリアレイ XD 行デコーダ YD 列デコーダ SADL センスアンプデータラッチ IOB 入出力バッファ XB 行アドレスバッファ YB 列アドレスバッファ CC 制御回路 VCC 電源制御回路 C11 メモリセル C12 メモリセル C21 メモリセル C22 メモリセル W ワード線 W0 ワード線 W1 ワード線 SB サブビット線 SB0 サブビット線 SB1 サブビット線 SS ローカルソース線 MC メモリセル STI 分離部 PWm pウェル NWm 埋め込みnウェル PWp pウェル NWp nウェル L1 第1層配線 L2 第2層配線 L3 第3層配線 CONT コンタクトホール TH スルーホール PR1 フォトレジストパターン PR2 フォトレジストパターン PR3 フォトレジストパターン PR4 フォトレジストパターン PR5 フォトレジストパターン PR6 フォトレジストパターン PR7 フォトレジストパターン PR8 フォトレジストパターン PR9 フォトレジストパターン PR10 フォトレジストパターン PR11 フォトレジストパターン
Claims (20)
- 【請求項1】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有する半導体装置であって、 前記複数の不揮発性メモリセルの各々は、第1導電型の
前記半導体基板主面のチャネル領域を覆って順次形成さ
れたゲート絶縁膜、浮遊ゲート、層間膜および制御ゲー
トと、 前記浮遊ゲートの下のチャネル領域を挟むように、前記
浮遊ゲートの対向する両側の前記半導体基板に形成され
た第2導電型のソースおよびドレインと、 前記ドレインと隣接し、前記浮遊ゲートのドレイン側端
部から前記浮遊ゲートの下の前記チャネル領域方向に第
2導電型の不純物を導入されて成り、前記ドレインより
実質的に不純物濃度の低い第1半導体領域と、 前記第1半導体領域と隣接し、前記浮遊ゲートのドレイ
ン側端部から前記浮遊ゲートの下の前記チャネル領域方
向に第1導電型の不純物を導入されて成り、前記チャネ
ル領域より実質的に不純物濃度の高い第2半導体領域と
を備えていることを特徴とする半導体装置。 - 【請求項2】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有する半導体装置であって、 前記複数の不揮発性メモリセルの各々は、第1導電型の
前記半導体基板主面のチャネル領域を覆って順次形成さ
れたゲート絶縁膜、浮遊ゲート、層間膜および制御ゲー
トと、 前記浮遊ゲートの下のチャネル領域を挟むように、前記
浮遊ゲートの対向する両側の前記半導体基板に形成され
た第2導電型のソースおよびドレインと、 前記ドレインと隣接し、前記浮遊ゲートのドレイン側端
部から前記浮遊ゲートの下の前記チャネル領域方向に第
2導電型の不純物を導入されて成り、前記ドレインより
実質的に不純物濃度の低い第1半導体領域と、 前記第1半導体領域と隣接し、前記浮遊ゲートのドレイ
ン側端部から前記浮遊ゲートの下の前記チャネル領域方
向に第1導電型の不純物を導入されて成り、前記チャネ
ル領域より実質的に不純物濃度の高い第2半導体領域と
を備えており、 各列において前記複数の不揮発性メモリセルのソース、
ドレインが互いに並列接続され、各行においてその一部
が前記複数の不揮発性メモリセルの制御ゲートを成すワ
ード線が延在し、少なくとも一つのワード線に電圧を印
加してこれを選択ワード線と成し、前記選択ワード線に
結合される不揮発性メモリセルの浮遊ゲートへキャリア
を蓄積する場合、前記選択ワード線以外の他の非選択ワ
ード線には負電圧が印加されることを特徴とする半導体
装置。 - 【請求項3】 請求項1または2記載の半導体装置にお
いて、前記第1半導体領域を構成する前記第2導電型の
不純物は、リンであることを特徴とする半導体装置。 - 【請求項4】 請求項1または2記載の半導体装置にお
いて、前記不揮発性メモリセルの浮遊ゲートへのキャリ
アの蓄積は、前記ドレイン端近傍で高いエネルギーを得
た電子の前記浮遊ゲートへのホットエレクトロン注入に
よって行われることを特徴とする半導体装置。 - 【請求項5】 請求項1または2記載の半導体装置にお
いて、前記不揮発性メモリセルの浮遊ゲートからのキャ
リアの放出は、前記浮遊ゲート中の電子の前記半導体基
板へのトンネル放出によって行われることを特徴とする
半導体装置。 - 【請求項6】 請求項1または2記載の半導体装置にお
いて、さらに、前記ソースと隣接し、前記浮遊ゲートの
ソース側端部から前記浮遊ゲートの下の前記チャネル領
域方向に第1導電型の不純物を導入されて成り、前記チ
ャネル領域より実質的に不純物濃度の高い第3半導体領
域とを備えることを特徴とする半導体装置。 - 【請求項7】 請求項1または2記載の半導体装置にお
いて、前記ソース、ドレインは、相対的に不純物濃度の
低い低濃度半導体領域と相対的に不純物濃度の高い高濃
度半導体領域とから成り、チャネル領域に面する側から
前記第1半導体領域、前記低濃度半導体領域、前記高濃
度半導体領域が順に形成されていることを特徴とする半
導体装置。 - 【請求項8】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有し、各列において前記複数の不
揮発性メモリセルのソース、ドレインが互いに並列接続
され、各行においてその一部が前記複数の不揮発性メモ
リセルの制御ゲートを成すワード線が延在する半導体装
置の製造方法であって、(a)第1導電型の前記半導体
基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊ゲ
ート、層間膜および制御ゲートを形成する工程と、
(b)前記浮遊ゲートの下のチャネル領域を挟むよう
に、前記浮遊ゲートの対向する両側の前記半導体基板に
第2導電型の前記ソース、ドレインを形成する工程と、
(c)前記浮遊ゲートのドレイン側端部から前記半導体
基板に第1導電型の不純物を導入して、前記ドレインと
隣接し、前記チャネル領域より実質的に不純物濃度の高
い第2半導体領域を形成する工程と、(d)前記浮遊ゲ
ートのドレイン側端部から前記半導体基板に第2導電型
の不純物を導入して、前記ドレインと隣接し、前記ドレ
インより実質的に不純物濃度の低い第1半導体領域を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項9】 半導体基板に行列状に配置された複数の
不揮発性メモリセルを有し、各列において前記複数の不
揮発性メモリセルのソース、ドレインが互いに並列接続
され、各行においてその一部が前記複数の不揮発性メモ
リセルの制御ゲートを成すワード線が延在する半導体装
置の製造方法であって、(a)第1導電型の前記半導体
基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊ゲ
ート、層間膜および制御ゲートを形成する工程と、
(b)前記浮遊ゲートの下のチャネル領域を挟むよう
に、前記浮遊ゲートの対向する両側の前記半導体基板に
第2導電型の前記ソース、ドレインを形成する工程と、
(c)前記浮遊ゲートの両端部から前記半導体基板に第
1導電型の不純物を導入して、前記ドレインと隣接し、
前記チャネル領域より実質的に不純物濃度の高い第2半
導体領域と、前記ソースと隣接し、前記チャネル領域よ
り実質的に不純物濃度の高い第3半導体領域とを形成す
る工程と、(d)前記浮遊ゲートのドレイン側端部から
前記半導体基板に第2導電型の不純物を導入して、前記
ドレインと隣接し、前記ドレインより実質的に不純物濃
度の低い第1半導体領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項10】 半導体基板に行列状に配置された複数
の不揮発性メモリセルを有し、各列において前記複数の
不揮発性メモリセルのソース、ドレインが互いに並列接
続され、各行においてその一部が前記複数の不揮発性メ
モリセルの制御ゲートを成すワード線が延在する半導体
装置の製造方法であって、(a)第1導電型の前記半導
体基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊
ゲート、層間膜および制御ゲートを形成する工程と、
(b)前記浮遊ゲートの一端部から前記半導体基板に第
2導電型の不純物を導入して前記ドレインを形成し、さ
らに第2導電型の不純物を導入して、前記ドレインと隣
接し、前記ドレインより実質的に不純物濃度の低い第1
半導体領域を形成し、さらに第1導電型の不純物を導入
して、前記第1半導体領域と隣接し、前記チャネル領域
より実質的に不純物濃度の高い第2半導体領域を形成す
る工程と、(c)前記浮遊ゲートの他の端部から前記半
導体基板に第2導電型の不純物を導入して前記ソースを
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項11】 半導体基板に行列状に配置された複数
の不揮発性メモリセルを有し、各列において前記複数の
不揮発性メモリセルのソース、ドレインが互いに並列接
続され、各行においてその一部が前記複数の不揮発性メ
モリセルの制御ゲートを成すワード線が延在する半導体
装置の製造方法であって、(a)第1導電型の前記半導
体基板主面のチャネル領域を覆ってゲート絶縁膜、浮遊
ゲート、層間膜および制御ゲートを形成する工程と、
(b)前記浮遊ゲートの一端部から前記半導体基板に第
2導電型の不純物を導入して前記ドレインを形成し、さ
らに第2導電型の不純物を導入して、前記ドレインと隣
接し、前記ドレインより実質的に不純物濃度の低い第1
半導体領域を形成し、さらに第1導電型の不純物を導入
して、前記第1半導体領域と隣接し、前記チャネル領域
より実質的に不純物濃度の高い第2半導体領域を形成す
る工程と、(c)前記浮遊ゲートの他の端部から前記半
導体基板に第2導電型の不純物を導入して前記ソースを
形成し、さらに第1導電型の不純物を導入して、前記ソ
ースと隣接し、前記チャネル領域より実質的に不純物濃
度の高い第3半導体領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項12】 請求項8または9記載の半導体装置の
製造方法において、(e)前記浮遊ゲートの側壁に設け
られた絶縁膜の両端部から前記半導体基板に第2導電型
の不純物を導入して、ソース、ドレインの一部を構成
し、相対的に不純物濃度の高い半導体領域を形成する工
程をさらに含むことを特徴とする半導体装置の製造方
法。 - 【請求項13】 請求項10または11記載の半導体装
置の製造方法において、(d)前記浮遊ゲートの側壁に
設けられた絶縁膜の両端部から前記半導体基板に第2導
電型の不純物を導入して、ソース、ドレインの一部を構
成し、相対的に不純物濃度の高い半導体領域を形成する
工程をさらに含むことを特徴とする半導体装置の製造方
法。 - 【請求項14】 請求項8または9記載の半導体装置の
製造方法において、前記(d)工程の後、または前記
(d)工程に先立ち、周辺回路用のMISFETのソー
ス、ドレインを成す拡張半導体領域を形成する工程をさ
らに含むことを特徴とする半導体装置の製造方法。 - 【請求項15】 請求項10または11記載の半導体装
置の製造方法において、前記(c)工程の後、または前
記(c)工程に先立ち、周辺回路用のMISFETのソ
ース、ドレインを成す拡張半導体領域を形成する工程を
さらに含むことを特徴とする半導体装置の製造方法。 - 【請求項16】 請求項8または9記載の半導体装置の
製造方法において、前記(b)工程で前記半導体基板に
導入される第2導電型の不純物は、周辺回路領域に導入
されて、周辺回路用のMISFETのソース、ドレイン
を成す拡張半導体領域を形成することを特徴とする半導
体装置の製造方法。 - 【請求項17】 請求項8または9記載の半導体装置の
製造方法において、前記(c)工程で前記半導体基板に
導入される第1導電型の不純物は、周辺回路領域に導入
されて、周辺回路用のMISFETのソース、ドレイン
を成す拡張半導体領域を形成することを特徴とする半導
体装置の製造方法。 - 【請求項18】 請求項10または11記載の半導体装
置の製造方法において、前記(c)工程で前記半導体基
板に導入される第2導電型の不純物は、周辺回路領域に
導入されて、周辺回路用のMISFETのソース、ドレ
インを成す拡張半導体領域を形成することを特徴とする
半導体装置の製造方法。 - 【請求項19】 請求項8〜11のいずれか1項に記載
の半導体装置の製造方法において、前記第1半導体領域
を形成する不純物はリンであることを特徴とする半導体
装置の製造方法。 - 【請求項20】 請求項8〜11のいずれか1項に記載
の半導体装置の製造方法において、前記第2半導体領域
を形成する不純物および前記第3半導体領域を形成する
不純物は、前記半導体基板の法線方向に対して角度を成
す斜めイオン注入法で導入されることを特徴とする半導
体装置の製造方法。
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