TW518747B - Semiconductor device and a method of manufacturing the same - Google Patents

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semiconductor
gate
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Yasuhiro Taniguchi
Nozomu Matsuzaki
Hitoshi Kume
Kazuyoshi Shiba
Hidenori Takada
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Hitachi Ltd
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Description

518747 A7 B7 五、發明説明（1 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法’特別是關 於有效應用於一種具有可電性重寫之並聯型非揮發性記憶 胞之非揮發性記憶體半導體裝置之技術。 【習知技術】 在非揮發性記憶體半導體裝置中’可電性進行資料的寫 入及消除之非揮發性記憶體，係可在例如組裝於配線基板 上之狀態下進行資料的重寫’由於使用容易故廣泛的應用 在各種需要記憶體的產品上。 尤其是一種具有可一併電性消哈記憶陣列一定範圍（記 憶陣列全部的記憶胞或預定的記憶胞群）的資料之功能的 電子抹除式唯讀記憶體EEPROM (電性可抹除可程式唯讀 記憶體 j Electric Erasable Programmable Read Only Memory ;以下、稱為快閃記憶體）。此外，快閃記憶體因為係由 1個電晶體積層閘極構造進而改良成單元小型化，而對高 積體化有相當大的期待。 1電晶體積層閘極構造之1個非揮發性記憶胞（以下簡稱 為記憶胞）基本上係以1個雙層閘極MISFET (金絕半場效電 晶體? Metal Insulator Semiconductor Field Effect Transistor) 所組成。該雙層閘極MISFET係在半導體基板上經由通道 氧化膜設置浮動閘極，更於其上經由層間膜積層控制閘極 而形成。 快閃記憶體之資料的記憶，係藉著在上述浮動閘極上植 入電子，並由浮動閘極釋出電子而進行。例如：並聯連接 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
線 A7 B7
518747 五、發明説明 型！己憶體之代表的N 0 R型快閃記憶體以如下之步驟進行。 資料的窝入’係源極與基板接地’在控制間極與汲柄上 施加相對的南電壓。藉此，由源極朝向波極使電子高速的 流動於基板表面旁的通道區域’而通道區域可在節流 (pinch off)的汲極旁獲得相當高能源的電子，且該電子: 為熱電子（h〇telectron)。該熱電子藉由控制閘極成的 電場’越過能源壁吸引、植入於浮動閘極，俾使可跳躍至 浮動閘極下的閘極絕緣膜之電位障壁（電位阻障）。該植入 一般可稱為熱電子植入或通道植入。本說明書中f稱為 HE植入。藉此，浮動閘極帶負t，由控制閘極所看到的 臨限值電壓變為高於預定值。該臨限值電壓高於預定值的 狀®為可窝入資料狀態，例如稱為：邏輯” 〇，，。 此外，資料的消除係藉由浮動閘極下之薄閘極絕緣的 FN 隧道（Fowler-Ncmihenn tunneling)來進行。例如·在開 放源極、汲極的狀態下，當對控制閘極施加相對的高電壓 時，浮動閘極中的電子由浮動閘極下的半導體基板上引出 (通通放出）、浮動閘極的電位回復為中性，由控制閘極所 看到的臨限值電壓變的比預定值低。該臨限值電壓比預定 值低的狀態為消除資料的狀態，例如稱為：邏輯”丨，，。該 FN隧道，除了可在上述基板以外，亦可對位於浮動閘極 下的源極或汲極的半導體區域進行。 再者’在#料謂取時’在把制閘極上施加例如·· 3至5 v 左右的電壓。此時，在寫入資料的記憶胞中，沒有電流流 動於通道區域，然而由於在消除資料的記憶胞中，電流流 -6 - 本紙浪尺度適用中國國家標準(CNS) A4規格(21〇X 297公釐)
訂
線 518747 A7 B7 五、發明説明（3 ) 〇’’，以讀取記憶 動於通道區域，因此可區別邏輯 胞的資料。 實際的記憶胞陣列，係以延伸於列方向之複數條^ 一爹 與延伸於行方向之複數條位元線互為垂直相交之^ =泉 置，在各字元線與各位元線的焦點上配置記憶胞，各、 胞的汲極與各位元線連接，各記憶胞的源極與各源極 接。因此，在記憶胞上寫入資料時，使作為寫入對象的—
元線（以下，稱為選擇字元線）與字元線雙方變成相的I 私壓，在消除記憶胞的資料時，亦可在開放字元線盥％ 線的狀態下，使選擇字元線作為相對的高電壓。關於t = 並聯型非揮發性記憶體半導體裝置，例如揭示於固= 第4868619號。 、夭國專利 在微細加工技術 的技術進展之下， 另一方面，隨著記 如此不但可謀求記 憶胞的縮小亦可實 、新電路技術或小 快閃記憶體的高積 憶胞的微細化亦產 憶胞構造的改良與 現。 土封裝體技術等廣泛 月豆化正不斷進步著， 生各種問題。然而， 動作電壓的變更，記 例如：在具有本發明者所檢討的並聯型之一的n〇r刑單 几配置之㈣記憶财，可知主要在因短通.道效果所ς 的衝穿現象及寫入時，上述記憶胞益# 私多^ 肥…、，开，、冋成為並聯寫入 子象的記憶胞（以下，稱為選擇記憶胞）與字元線之窝入對 象記憶胞（以下，稱為非選擇記憶胞）的漏電流増加將會產 生降低快閃記憶體的可靠性之問題。 然而，對短通道效果而言，以表示ρ導電型之衝穿阻撐 -7- Μ 8747 五、發明説明（4 層包=組成沒極的n型半導體區域，藉此可防止衝穿。亦 . 、I效果的主要原因，係由記憶胞的汲極所發生的 玄乏層到達源極，且電流流動於源極、沒極間。然而，以 衝牙阻擔層抑制由沒極發生的空乏層的延伸，藉此即使問 極長度為0.3 左右，亦避免短通道效果的發生。 〃此外’對非選擇記憶胞中漏電流的增加而言，係採取在 ^法成為寫人對象之字元線（以下，稱為非選擇字元線）上 她加負電壓之手段。藉此，可抑制因寫入時施加電壓於沒 f之非選擇記憶胞所產生的漏電流。尚且，揭示在寫入時 她加漏阻止電壓於非選擇字元線之快閃記憶體的專利例示 中’例如有：特開平5-182473號公報。 【發明所欲解決之課題】 、在記憶胞的微細化進步，閘極電極的源極、汲極方向寬 度（以下，稱為閘極長度）變成短於〇3 //〇1時，必須考慮 同時適用於形成衝穿阻擋層來抑制短通道效果之方法以^ 施加負電壓於非選擇線來抑制記憶胞的漏電流之方法。 然而，本發明者在檢討時，可明顯的發現同時應用上述 2個方法時，在寫入時非選擇記憶胞的臨限值電壓會變 動’而產生所謂的汲極干擾現象。 即，在施加正電壓於汲極之非選擇記憶胞中，組成汲極 m型半導體區域空乏層透過衝穿阻擋層，使不易延伸的 電場變為陡急，加上在汲極旁通道區域表面藉由非選擇字 元線負電壓（例如：-2.5 V)使波段的曲度變為陡急，在汲 極端部上電子一正孔對解離，易發生雪崩熱載子。據此， 8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518747
或洞可植入浮動閘極，使臨限值電壓變動。 為了抑制臨限值電壓的變動必須緩和沒極電場，因此可 考慮mD(淺摻雜沒極，Llghtly D〇ped Drain)構造的應 用，孩LDD係在組成衝穿阻擋層與汲極之^型半導體領域 間，形成相對的低雜質濃度之n _型半導體區域。然而， 該LDD構造中，由於通道水平方向電場變成最大之區域位 於設置在閘極侧壁的絕緣膜下，因此會產窝入時he植入 效率降低之問題。 本發明 < 目的，係在具有短通道非揮發性記憶胞的非揮 發性記憶體半導體裝置中，提供一種可防止汲極干擾現象 之技術j 本發明1目的，係在具有短通道非揮發性記憶胞的非揮 發性記憶體半導體裝置中，提供一種使寫入時iHE植入 效率提昇，以獲得窝入動作的高速度化之技術。 本發明中上述及其他目的之新穎特徵，係由本說明書以 下的敘述及所添附圖面可清楚得知。 【解決課題之手段】 本發明所揭示的型態中最具代表性的概要係說明如下： (1)本發明的並聯型非揮發性半導體裝置，係具有行列 狀配置於半導體基板上的複數記憶胞，其特徵在於具備 有·各複數非揮發性C憶胞係覆蓋第1導電型之半導體基 板主面的通道區域，並依序形成閘極絕緣膜、浮動閘極、 層間膜、及控制閘極；第2導電型源極及汲極，其係以夹 住浮動閘極下的通道區域之方式，形成於浮動閘極之相對 -9- )18747 A7 ^------ B7______ 五、發明説明（6 ) 兩側的半導體基板上；第1半導體區域，其係以與汲極連 接’在由浮動閘極的汲極側端部至浮動閘極下的通道區域 方向上，導入第2導電型雜質之方式形成，並i比汲極實 質的雜質濃度還低；以及衝穿阻擋層，其係與第丨半導體 區域連接，在浮動閘極下的通道區域方向上，由浮動閘極 的汲極側端部導入第丨導電型雜質而形成，並且實質上高 於通道領域的雜質濃度； 在各行中’複數非揮發性記憶胞的源極、汲極互為並 ‘，在各列中，該一部份延伸有形成複數非 的控制問極之字元線，且至少對一條字元線施加電壓= /、成為選擇字兀線，儲存載子於與選擇記憶胞的浮動閘極 時，可於選擇字元線以外的其他非選擇字元線上施加負電 壓。 、 (2)本發明半導體裝置之製造方法，係具備有以下之步 驟：覆蓋第！導電型的半導體基板主面之通道區域，並形 成閘極絕緣膜、浮動閘極、層間膜及控制閘極之步騾；以 夾住子動閘極下的通道區域之方式，於浮動問極的相對兩 側<半導體基板上形成第2導電型的源極、汲極之步騾； 在半導體基板上，由浮動閘極的汲極側端部導入第丨導兩 型雜質，並與沒極連接，以形成實質上高於通道領域實= 的雜質濃度之衝穿阻擒層之步驟；在半導體基板上，由浮 動閘極的汲極侧端部導入第2導電型雜質，並與汲極連 硌’以形成實質比沒極的雜質濃度低之第ι半導體區域之 -10- 518747 A7 B7 五、發明説明（7 ) 根據上述手段，透過在汲極與衝穿阻擋層之間，形成實 質上比汲極雜質濃度低的第1半導體區域，藉此可緩和衝 穿阻擋層接合部之電場。因此，為了設置具有防止短通道 效果的功能之衝穿阻擋層，復在寫入時抑制選擇記憶胞的 漏電流，即使在該控制閘極上施加負電壓，也可防止汲極 干擾現象。 藉由在浮動閘極下設置比衝穿阻擋層與汲極實質的濃度 還低的第1半導體區域，通道水平方向電場相關的通道區 域會變廣泛。據此，在HE植入時，增加可加速至具有所 需能源為止電子數，可提升寫入記憶胞時的Η E植入效 率0 關於本發明之其他手段，由參照以下圖面之實施形態加 以說明即可清楚得知。 【發明之實施型態】 以下，依據圖面詳細說明本發明之實施型態。尚且，在 說明實施型態的全圖中之具有相同功能的構件上，附上相 同的符號，以省略重複之說明。 本實施型態中，MISFET及MOSFET (金氧化場效電晶 體，Metal Oxide Semiconductor Field Effect Transistor)總稱 為場效電晶體，將其略稱為MOS，而p通道型MOSFET略 稱為PMOS，η通道型MOSFET則略稱為NMOS。 (第1實施形態） 圖1係表示本發明第1實施型態的快閃記憶體區塊圖之 例式。首先，根據該圖說明關於第1實施型態快閃記憶體 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518747 A7 一 _B7 五、發明説明（8 ) 的組成概要。 對於記憶陣列MARY，連接選擇字元線之列解碼X d之 同時，透過感應放大資料閂鎖SADL連接有選擇位元線之 行解碼Y D。輸出輸入緩衝器I 〇 b，透過列位址緩衝器 XB與列解碼XD連接之同時，亦透過行位址缓衝器γΒ與 行解碼Y D連接，此外，亦與感應放大資料閂鎖sadL及控 制電路C C連接。該控制電路c C係透過電源控制電路 V C C與列解碼X D及感應放大資料閂鎖s ADL連接。 控制電路C C係由命令解碼、電源切換電路及窝入/消除 電路所組成。此外，電源控制電路v c c係由基準電壓產 生電路、寫入/消除電壓產生電路及檢驗電壓產生電路組 成。於此，基準電源產生電路為了產生寫入/消除電壓產 生電路及檢驗電壓產生電路的各預定電壓，而生成可施加 至各電路之參照電壓的電路。尚且，在以下說明中，將記 憶陣列MARY以外的控制電路c c之其他的電路稱為週邊 電路。 記憶陣列MARY以佔大部分的半導體基板主面之方式配 置，其係具有在平行於圖的水平方向所配置之預定數目的 字元線；相對之，亦具有在平行於圖的垂直方向所配置之 預定數目的位元線；以及在這些字元線及位元線實質的隹、 點上’格子排列的多數雙層閘極構造型記憶胞。該記憶胞 以配置於同一列之L。至L^〇m+1個（例如：^個）為單 位’而群組分割為單元單位，又該單元單位以C。至C的 n+1個（例如：2048個）為單位’組成記憶胞區塊。 -12- 518747 A7 ___B7 五、發明説明（9 ) 此外，第1實施型態的快閃記憶體係採用所謂階層位元 線之方式，而記憶陣列MARY的位元線之組成係由組成各 單元單位的m + 1個記憶單元的汲極所共同結合而形成之 副位元線；及連接複數條副位元線之主位元線所組成。組 成記憶陣列MARY之各單元單位的m + 1個記憶單元的汲 極，分別共有接合於相對應的局部源極線，而這些局部源 極線結合於共同源極線。又，配置於記憶區塊同一列的 η + 1個記憶單元的控制閘極，分別共同結合於相對應的字 元線。 圖2係表示包含在圖1的快閃記憶體的記憶陣列MARY之 部分等效電路之模式圖。依據該圖，說明NOR型快閃記憶 體的記憶陣列MARY的具體組成及動作方法。尚且，雖然 圖2係表示使用2條字元線及2條位元線之4位元左右的記 憶胞之陣列組成，然而記憶胞的個數、字元線及位於線的 條數並不限定於此。 如圖2所示，記憶陣列MARY中，記憶胞cu及C12的各控 制閘極連接於字元線W〇，記憶胞C21及C22的各控制閘極連 接於字元線Wi，記憶胞Cu及Cn的各汲極連接於副位元線 SB〇 ’ A憶胞及C22的各汲極連接於副位元線SB!。再 者’ €憶胞c i i、C12、C21及C η的各源極連接於局部源極 線SS。 繼之，說明關於NMOS構造中記憶胞cut資料的寫入、 消除及讀取動作。首先，在資料寫入時，施加例如：1〇 V 之相對的高電壓於選擇字元線W〇之同時，亦施加例如：6 v __-13- 本紙張尺度適用中國國家標準(Cns) A4規格(210X 297公釐) 518747 A7
裝 518747
下臨限值甩壓升咼’電流沒有流動於通道區域，副位元線 SB〇的電壓保持在L0 V，因此可藉由檢侧每條副位元線上 的副位元線電壓，來讀取記憶胞的資料。 繼之，圖3至圖8係用以說明第}實施型態之N〇R型快閃 記憶體記憶胞M C的元件配置及元件構造。圖3係上述記 憶陣列MARY的王要部分平面圖，圖4係在與圖3相同平面 區域中，復加上比圖3更上層之陣列層的主要部分平面 圖，圖5係圖3的A_ a線（沿著該延伸方向，切斷字元線上 的線）之剖視圖，圖6係圖3的Β-β(沿著對字元線相交又 方向切辦记憶胞的通道區域之線）的剖視圖。另外，在 此，以圖5及圖6的剖視圖為中心來說明，而關於平面組 成的說明部分，可隨時參照圖3及圖4。再者，圖7係表示 非選擇記憶胞的汲極干擾特性的例子之圖表，圖8係表示 在記憶胞中寫入資料後的臨限值電壓，與資料讀取時的電 流之圖表。 半導體基板1係由例如p型單晶矽所組成，在該半導體 基板1上形成有例如：導入硼（B)所形成的i X 1〇1、瓜_3左 右之p型井PWm。該p型井PWm係安裝於其下層所形成的 埋入η型井NWm，並且由半導體基板丨電性分離。該埋入 η型井NWm係例如：將磷（p)或砷（As)導入半導體基板工 而形成，可抑制或防止來自半導體基板1上其他元件的雜 訊通過半導體基板1而侵入p型井pWm(即，記憶胞 MC)，亦具備有使p型井pWm的電位與半導體基板}各自 獨立’而設定成預定的值之功能。 _____ _15_ 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公釐)~ -------- 裝 訂
線 518747 A7 ____B7 五、發明説明（12 ) 於半導體基板1的主面上，形成例如··溝型 渠分離卯。該分離部STI在形成於該記憶胞相離鄭= 列間所挖掘的溝内埋入絕緣膜，俾使複數記憶胞Mc間電 性分離。分離部STI的絕緣膜，係由例如氧化矽等組成％ 而其上面與半導體基板的主面一樣平坦。 各記憶胞MC具備有夾住通道區域而形成於半導體基板 1的一對η型半導體區域2S、2D;形成於半導體基板1的 主面（活性區域）上的閘極絕緣膜3 a ;形成於其上的浮動 閘用之導體膜4 (圖3中以斜線表示）形成於其上的層間膜 5，以及形成於其上的控制閘極用導體膜6。 記憶胞M C的η型半導體區域2 d係形成相連接的一對沒 極之區域，係從藉由分離部STI及導體膜4所包圍的區域 之半導體基板1的主表面深入至預定深度而形成，且與副 位元線S B的一部份電性連接。又，n型半導體區域2 D實 貝上比由η型半導體區域2 Di及該n +型半導體區域2 Di· 質濃度高的n++型半導體區域2 A所組成。n +型半導體區 域2 DJ?、延伸至浮動閘極用的導體膜4的下部為止。 記憶胞M C的η型半導體區域2 s係形成源極的區域，係 從夹住η型半導體區域2 D的導體膜4的外侧區域之半導體 基板1的主表囬冰入至預定深度而形成，並以沿著各字元 線6 ( W)的源極侧所延伸的共同η型半導體區域的一部份 組成。5亥共同半導體區域組成局部源極線$ s。又，η型半 導體區域2 S係由實質上比η+型半導體區域2 Si及該η+型半 導體區域2 Si雜質濃度高的η++型半導體區域2 S2組成。此 外，副位元線S B電性連接於以金屬膜等所形成的主位元 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公袭) ~~" _ 518747 A7 ______B7 五、發明説明（13 ) 線，由共同半導體區域所組成的局部源極線S s連接於以 金屬膜等所形成的共同源極線。η +型半導體區域2S i係延 伸至浮動閘極用的導體膜4的下部為止。 再者，η型半導體區域2 S、2 D實質上比通道區域雜質 濃度高，且由p型雜質所組成的衝穿阻擋層7包圍。如 此，藉由使衝穿阻擋層7形成於源極、汲極的兩侧，可防 止閘極長度低於〇·3 /z m以下之記憶胞μ C的短通道效果 (第1效果）。例如：在源極、汲極兩侧離子植入5 X 1012cnT2左右的硼，以形成衝穿阻擋層7時，不會產生衝穿 之最小閘極長度尺寸成為0.22 // m左右。 此外，若在源極、汲極兩侧形成衝穿阻擒層7 ,具有減 低資料讀取時電流偏差分布之效果。（第2效果）。例如： 在源極、汲極兩側離子植入5 X l〇12cnr2左右的硼，形成衝 穿阻擋層7時，資料讀取時的電流偏差分布變成不形成衝 穿阻擋層7時之約1/2以下，變為2·2 /ζΑ/σ左右。 再者，在形成汲極的η型半導體區域2D與衝穿阻擒展7 之間，設置實質上比上述η +型半導體區域2 Di雜質濃度低 的n_型半導體區域8，藉由該n-型半導體區域8可緩和衝穿 阻擋層7接合部的電場。因此，設置具有防止短通道效果 功能之衝穿阻擋層7，再者，為了在寫入時抑制非選擇記 憶胞的漏電流，即使在該控制閘極施加負電壓，也可防止 沒極干擾現象（第3效果）。亦即，由於藉由汲極端部的電 場緩和’因雪崩擊穿（avalanche breakdown )所產生之電子 一正孔對解離減少，因此即使在寫入時在非選擇記憶胞的 -17-
518747 五 、發明説明（ 14 :二閘=負，亦可減少植入浮動閉極之卿⑺ 半道r區域^:广限值的變動。亦即’衝穿阻擋層7及1^型 sV二 伸至浮動開極用的導體膜4的下部。 性::表示本實施型態1之非選擇記憶胞的沒極干擾特 由㈣為在進行窝入動作後，非選擇記憶胞的臨 極電:=V下降至4 V時的資料保持時間’·橫軸為沒 :工的倒數。比較例係表示具備有以 穿阻措層7所包圍的汲極之非選擇記憶胞的汲 干擾特性。此外，圖中網狀區域表示所需之資料保持時 間的圖例，在此，當没極電壓為6”必須有 士的資料保持時間。當沒極電壓為"時，在比較例的非選 擇記憶胞中僅可獲得10-2秒左右的資料保持時間，然而，
本Λ她型怨1的非選擇記憶胞的資料保持時間僅為5 X 左右’可獲得比所需之資料保持時間乡i位數以上 資料保持時間。 * 赠此外，藉由在浮動閘極下設置衝穿阻擋層7與11_型半導 二區域8可長1升窝入記憶胞M C之效率（η E植入效 率）（第4效果）。亦即，雖然藉由設置^型半導體區域8可 減少通道水平方向電場的峰值，然而由於與通道水平方向 電％相關的通道區域變廣，因此在Η Ε值入時至具有所i 之能源為止，加速增加電子數，使H E植入效率提昇。而 此外’在p型井PWm的表面之汲極端部上，由於n-型半 導體區域8消除衝穿阻擋層7，因此可防止在汲極端部之 載子移動度降低，增加資料讀取時的電流（第5效果）。資 18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518747
2取時電流增加’由於可加快資料讀取時的位元線電位 、牛低，因此可縮短資料判讀的時間。 圖8係表示在本實施型態1的記憶胞中窝入資料後，臨 =值電壓與資料讀取時的電流。比較例係表示記憶胞的特 L，孩？己憶胞係具備有：由未形成η-型半導體區域8的衝 牙阻擋層7所包圍的沒極。本實施型態^記憶胞寫入後 的臨ΡΙ值電壓約為5 8 ν ’肖比較例的記憶胞之臨限值電 壓：比約增加i.5 V左右。又，本實施型態】之記憶胞的讀 取電流約為34 # A，與比較例的記憶胞之讀取電流相比 較’約增加15 //A左右。 裝
線 組成記憶胞M C的閘極絕緣膜3 a係由例如厚度9至丨丨nm 左右的氧化矽等組成，作為使有助於資料形成的電子由半 導體基板1植入至浮動閘極用的導體膜4，並使保持於該 導體膜4的電子放出至半導體基板1之際的電子通過區域 (通道絕緣膜）。尚且，記憶胞MC的閘極長度約為〇 3 左右，閘極的寬度約為0.3 //m左右。 浮動閘極用的導體膜4係由例如：導入η型雜質的低電 阻多結晶石夕組成，該厚度約為1 〇〇 nm左右。再者，以層間 膜5覆蓋浮動閘極用的導體膜4的表面，據此，浮動閘極 用的導體膜4與控制閘極用的導體膜6呈現絕緣狀態。上 述層間膜5例如透過氮化碎膜在氧化碎膜上積層形成氧化 石夕膜，該厚度為例如20 nm左右。 控制閘極用的導體膜6係用以進行資料的讀取、寫入及 消除時之電極，其係以字元線W的一部份所組成。字元線 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 518747 A7 -—- _______ B7 五、發明説明（~) " - W以延伸在上述閘極寬度方向之帶狀圖案而形成，且在沿 著上述閘極寬度方向平行並列配置複數條。該控制閑極用 的導體膜6由例如厚度2〇〇 nm左右的低電阻多結晶矽組 成。在Μ導體膜6的上部，例如：利用自行對準技術，形 成厚度30 nm左右的矽化鈷（(：〇以〇膜9 &。由於藉由設置該 矽化姑膜9 a可降低字元線w的電阻，因此可增加快閃記 憶體動作之速度。然而，導體膜6的構造並不限定於此， 也允許各種變更，例如：亦可以在低電阻多結晶矽上，介 由如氮化鎢等的阻障導體膜積層形成如鎢等的金屬膜之構 造。此時，由於可以大幅度降低字元線w的電阻，因此可 進一步增加快閃記憶體的動作速度。 再者，在這種浮動閘極用的導體膜4及控制閘極用的導 體膜6的侧上面覆蓋由氧化矽所組成的絕緣膜丨〇 &。在這 種絕緣膜10a上及矽化鈷膜9a上沉積由氧化矽組成的絕緣 膜 l〇b。 在遠絕緣膜1 0 b上形成例如由鐫等組成的第1層配線 L 1。預定的第1層配線l 1通過在絕緣膜丨〇 b上穿孔的接觸 孔CONT，與記憶胞MC的η型半導體區域2 〇電性連接。 在η型半導體區域2 D的表面上形成與上述矽化鈷膜9&相 同步驟所形成的石夕化姑膜9 b。藉此，可降低與第丨層配線 L 1的接觸電阻。 在第1層配線L· 1上沉積例如由氧化矽所組成的絕緣膜 1 0 c，藉此可覆蓋第1層配線L 1的表面。在該絕緣膜i 〇 c 上形成弟2層配線L· 2。弟2層配線L 2係由下層依序積層形 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518747 A7 ____ B7 五、發明説明（~~) ~" 成氮化欽、銘及氮化鈦，並通過在絕緣膜1 0 c上穿孔的貫 穿孔而電性連接於第1層配線L 1。該第2層配線L 2表面係 以如：由氧化矽所組成的絕緣膜丨〇 d覆蓋。在該絕緣膜 1 0 d上形成第3層配線l 3。此外，雖然在比第3層配線L 3 上層的配線及最上層配線的上層形成鈍化膜，然而在此省 略圖示。 依據步騾順序使用圖9至圖2 5說明本實施型態1的快閃 記憶體之製造方法的例示。這些圖係表示包含相當於上述 圖4的B - B線剖面之記檍陣列MARY、控制電路C C、及解 碼XD等周邊電路區域之主要部分剖視圖，而周邊電路區 域上例示的NMOS及PMOS之驅動電壓例如為l8至3·3 v左 右之相對的低電壓系之Μ 0 S。 首先’如圖9所示，在半導體基板（此階段稱為半導體晶 圓之平面略圓形的半導體薄版）i的主面上例如形成溝型 的分離部s T I ;以及以包圍該S τ I之方式配置的活性區 域亦即’在半導體基板1的預定邵位形成分離溝之後， 在半導體基板1的主面上沉積由氧化矽組成的絕緣膜，俾 使該絕緣膜僅殘留於分離溝内，利用CMP(化學機械研磨 法，Chemical Mechanical Polishing)法等研磨絕緣膜，以 形成分離部s T I。 繼之，藉由以預定的能源選擇性離子植入法等在半導體 基板1的預足部分導入預定的雜質，形成埋入η型井 NWm、ρ型井pwm、ρ型井pwp及η型井NWp。 如圖1 0(A)所示，在半導體基板i的主面上，例如利用熱 -21 -
518747 A7 B7 五、發明説明（18 ) 氧化法等形成厚度相對比9至11 nm薄的薄閘極絕緣膜3 a之 後，在半導體基板1的主面上利用CVD (化學蒸鍍沈積法， Chemical Vapor Deposition)法等沉積由表示厚度100 nm左 右的η型導電性之低電阻多結晶矽所組成之導體膜4。繼 之，如圖1 0 ( Β )所示，為了在字元線的延伸方向圖案化浮 動閘極，而形成如記憶體陣列分離部S Τ I上導體膜4所露 出之光阻圖案PR 1後，接著以此作為蝕刻遮罩，除去由此 露出的導體膜4。繼而在半導體1的主面上形成層間膜5。 該層間膜5係藉由C V D法等由下層依序積層氧化矽膜、氮 化矽膜及氧化矽膜所獲得之積層膜，其厚度約為20 nm左 右。 如圖1 1所示，覆蓋記憶陣列，在形成除此之外的周邊 電路區域所露出的光阻圖案之後，以此作為蚀刻遮罩，I虫 刻除去由此露出的層間膜5及絕緣膜3 a。繼之，在除去該 光阻圖案之後，對半導體基板1施加熱氧化處理，在周邊 電路區域上形成4至8 nm左右的閘極絕緣膜。 在半導體基板1上，利用CVD法沉積如：厚度200 nm左 右的#結晶矽膜（無圖示）之後，在記憶陣列及周邊電路的 NMOS形成區域的非結晶矽膜上，離子植入如磷之η型雜 質，在周邊電路PM0S形成區域的非結晶矽膜上，離子植 入如硼之ρ型雜質。 之後，如郾1 2所示，在半導體基板1上，施以950°C、 6 0秒左右的熱處理，使已導入非結晶矽膜上的上述η型雜 質及上述ρ型雜質活性化，繼之，使記憶陣列及周邊電路 -22- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 518747 A7 ___ B7 五、發明説明（~^ 的NMOS形成區域的非結晶碎膜變成由η型多結晶碎所組 成的導體膜6 η，並使周邊電路PMOS形成區域的非結晶石夕 膜變成由ρ型多結晶石夕所組成的導體膜6 ρ。又，在導體膜 6 η、6 ρ上形成絕緣膜1 1。 如圖1 3所示，在絕緣膜1 1上形成光阻圖案PR 2，以該 光阻圖案P R 2作為蚀刻遮罩，，利用乾蚀刻法等依序除去由 此處所露出的記憶陣列絕緣膜1 1及導體膜6 η、6 ρ。藉 此，在記憶陣列中形成由記憶胞M C的導體膜6 η所組成的 控制閘極（字元線W );以及在周邊電路區域上形成由導體 膜：6 η所組成的NMOS閘極及由導體膜6 ρ所組成的pm〇S 閘極。 如圖1 4所示，以光阻圖案pR 3覆蓋周邊電路區域，在 字元線的寬度方向圖案化層間膜5及導體膜4。藉此完成 記憶陣列的記憶胞M C的雙層閘極。又，以記憶胞M c的 閘極作為（控制閘極及浮動閘極）遮罩，藉由在記憶陣列的 ρ型井P W m上利用離子植入法導入如神之η型雜質，以形 成組成记憶胞M C的源極、沒極的一部份之η +型半導體區 域2 S!、2 Di。上述坤可利用例如：植入能源3〇 keV、劑量 1 X 101:>cirT2來植入。 藉由在記憶陣列的P型井P W m上利用離子植入法導入 如··硼之ρ型雜質，並包圍上述n +型半導體區域2 &、2 Di ，以形成擴散至浮動閘極之下實質上高於通道區域之雜質 濃度的衝穿阻擋層7 (第2半導體區域、第3半導體區域）。 上述硼係以例如：能源40 keV、劑量2 X 10nCnT3相對於半 -23-
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發明説明 才體基板1的法線方向構成角度而植入。在該離子植入步 驟中’以光阻劑遮罩預先覆蓋，俾使周邊電路沒有植入離 子。 繼 如圖1 5所示，形成僅記憶胞M C的汲極侧開孔之 光阻圖案PR 4，以記憶胞μ C的閘極（控制閘極及浮動閘 接）作為遮罩，藉由在記憶陣列的ρ型井p w m上利用離子 植入法等導入如：磷之η型雜質，以在汲極侧上形成擴散 至浮動閘極之下實質上低於η +型半導體區域2 〇1雜質濃度 的η型羊導體區域（第1半導體區域）8。上述磷係以能源60 keV、劑量2 X l〇14cm-2進行植入。 同樣地’在除去光阻圖案Pr 4之後，如圖i 6所示，以 光阻圖案PR 5覆蓋記憶陣列及周邊電路的pm〇S形成區 域’並以周邊電路用的NMOS閘極做為遮罩，在周邊電路 區域的p型井P W p上，利用離子植入法等導入例如··蹲之 n型雜質，藉此形成構成NMOS源極、汲極的一部份之一 對擴張半導體區域1 2 a。上述磷係以如：能源70 keV、劑 量1 X 1013cnT2進行植入。 同樣地，在除去光阻圖案Pr 5之後，如圖1 7所示，以 光阻圖案PR 6覆蓋記憶陣列及周邊電路的NMOS形成區 域’並以周邊電路用的PMOS閘極做為遮罩，在周邊電路 區域的η型井NWp上，利用離子植入法導入例如：氟化爛 (BF2)之η型雜質，藉此形成構成PMOS源極、汲極的一部 份之一對擴張半導體區域丨3 a。上述氟化硼可利用例如： 植入能源70 keV、劑量1 x l〇13CnT2來進行植入。 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐) 518747
除去光阻圖案PR 6之後，如圖1 8所示，在半導體基板1 的主面上，利用CVD法沉積如：由氧化矽所組成的絕緣膜 <後，再利用異向性乾蝕刻法予以回蝕，在記憶胞？^(:的 閘極（控制閘極及浮動閘極）、周邊電路用NM0S及PM0S 的閘極側面形成絕緣膜1 〇 a。 <後’如圖1 9所示，以光阻圖案PR 7覆蓋周邊電路的 PMOS形成區域，並以記憶胞M c的閘極（控制閘極及浮動 問極）、周邊電路用的NM〇s閘極及絕緣膜丨〇 a做為遮罩， 在記憶陣列p的型井PWm及周邊電路區域的p型井pWp 上，利用離子植入法等導入如：砷之η型雜質，藉此形成組 成憶胞M C的源極、沒極的其他部份之一對η ++型半導體 區域2 S2、2 D2，以及組成記憶胞μ c的源極、汲極其他部 分之一對擴散半導體區域12b。上述砷係以如：能源60KeV 、劑量3 X l〇15cm·2來進行植入。 同樣，在除去光阻圖案PR 7之後，如圖2 0所示，以光 阻圖案PR 8覆蓋記憶陣列及周邊電路的NMOS形成區域， 並以周邊電路用的PMOS閘極做為遮罩，在周邊電路區域 的η型井NWp上’利用離子植入法導入例如：氟化删（bf2) 之p型雜質，藉此形成組成PMOS源極、汲極的其他部份 之一對擴張半導體區域1 3 b。上述氟化硼係以例如：植入 能源20 KeV、劑量2 X 1015cnT2來進行植入。 繼之，以氫氟酸（H F )液清洗半導體基板1後，例如利用 濺鍍法在半導體基板1上沉積厚度10 nm左右的鈷（c〇) 膜。復在半導體基板1上施以500至600°C左右的熱處理， -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518747 A7 _ B7 五、發明説明（22 ) 並在記憶胞M C的控制閘極表面及源極、汲極的η η型半導 體區域2 S2、2 D2的表面；周邊電路用的nm〇S閘極表面及 源極、汲極的擴散半導體區域1 2 b的表面；以及周邊電路 用的PMOS閘極表面及源極、汲極的擴散半導體區域1 3 b 的表面上，如圖2 1所示，選擇性的形成厚度3〇 nm左右的 矽化鈷（CoSix)膜9。之後，除去未反應的鈷，繼而半導體 基板1上施加用以使石夕化鉛膜9低電阻化之7 0 〇至800°C左 右的熱處理。 如圖2 2所示，在半導體基板上，利用CVD法沉積例 如··由氧化矽所組成的絕緣膜1 〇 b之後，在該絕緣膜1 〇 b 上’藉由光微影術技術及乾姓刻技術，穿孔碎化鉛膜9的 一部份所露出之接觸孔CONT，而該矽化鈷膜9的一部份 係設置於記憶胞M C的汲極之η 型半導體區域2 D2、周邊 電路用NMOS的源極、汲極擴散半導體區域12b以及周邊 電路用PMOS的源極、汲極擴散半導體區域1 3 b的上部之 上。在此雖無圖示，而此時係可穿孔設置於周邊電路用的 NMOS閘極及PMOS閘極上部之碎化姑膜的一部份所露出 的接觸孔。 如圖2 3所示，在半導體基板1上，沉積例如··鎢（w)等 金屬膜，藉由如：CMP法平坦化該金屬膜的表面，於上述 接觸孔CONT的内部，形成埋入金屬膜之栓塞14。又，在 半導體基板1上透過濺鍍法沉積如鎢等金屬膜之後，藉由 光微影技術及乾蚀刻技術將其圖案化，以形成第1層配線 L 1。第1層配線L 1係通過接觸孔CONT與記憶胞汲極的 •26· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 518747
n++型半導體區域2 Dr周邊電路用NM〇s的源極、汲極擴 散半導體區域1 2b及周邊電路用pmos的源極、汲極擴散 半導體區域1 3 b電性連接。 、 繼之，如圖2 4所示，在半導體基板丨上利用CVD法等， 沉積如：由氧化矽所組成的絕緣膜i 〇 c之後，在該絕緣膜 1 0 c上透過光微影技術及乾蝕刻技術擊穿第丄層配線L丄的 一部份所露出的貫穿孔ΤΗ。繼之，在該半導體基板1上 利用/賤鐘法或CVD法’沉積如：嫣金屬膜之後，使用cmp 法加以研磨，俾使其僅殘留於貫穿孔Τ Η内，在貫穿孔τ Η 内形成栓塞1 5。繼之，在半導體基板1上利用濺鍍法等由 下層依序沉積氮化鈦、鋁及氮化鈦之後，透過光微影技術 及乾银刻技術使其圖案化，以形成第2層配線L 2 (包含主 位元線）。第2層配線L 2通過栓塞丨5與第1層配線L 1電性 連接。 在半導體基板上形成比第2層配線L2上層的配線，復在 形成表面保護膜之後，藉由在其一部份上形成最上層配線 之一部份所露出之開孔部，並形成銲墊，以製造快閃記憶 體。 尚且，本實施型態1中，快閃記憶體的製造方法雖然僅 例示在周邊電路區域上驅動電壓為：18V至3.3 V左右之 相對的低電壓系周邊電路用NMOS及PMOS，然而相對於 驅動電壓如：8 V左右時形成高電壓系的周邊電路NMOS 及PMOS等，並將其應用於快閃記憶體的製造方法。 此外，本實施型態1中，在記憶胞M C的汲極側上形成 -27- 本紙張尺度適财國a家標準(CNS) Μ規格(21Q χ挪公爱) 518747
η型半導體區域8之後，形成組成周邊電路用的NM〇s源 極、沒極的一部份之擴張半導體區域丨2 a以及組成pM〇s 源極、汲極的一部份之擴張半導體區域13a ;然而在形成 、、且成周邊黾路用的NMOS源極、汲極的一部份之擴張半導 體區域1 2 a以及組成PM〇s源極、汲極的一部份之擴張半 導體區域13a之後，亦可在記憶陣列MC的汲極側形成n-型半導體區域8，如此可獲得相同的效果。 再者，本實施型態1中，雖然組成記憶胞M C的源極、 ;及極部伤之n型半導體區域2 Si、2 Di、衝穿阻擒層7及 η型半導體區域8藉由利用離子植入法在記憶陣列的p型 井PWm上導入各個雜質而形成，然而亦可將這些雜質的 導入用於形成周邊電路用NMOS的半導體區域及pm〇S的 半導體區域。 此外’本實施型態1中，雖然使記憶胞M C的衝穿阻擋 層7形成於源極、汲極兩侧，俾使包圍組成源極、汲極之 η型半導體區域2 S、2 D，然而亦可僅形成於汲極侧，以 抑制短通道效果，並防止衝穿。 本實施型態1中最具代表性的效果記載如下·· (1)藉由包圍I己憶胞M C的源極、沒極形成衝穿阻擔7， 可防止閘極長度低於〇 3 # m以下的記憶胞M C之短通道效 果（上述第1效果）。 (2 )藉由包圍記憶胞M c的源極、汲極形成衝穿阻擋7， 可降低資料讀取時電流之偏差分布（上述第2效果）。 (3 )藉由在形成記憶胞μ C的汲極之η型半導體體區域 -28- 紙張尺度適用中國國家標準(CNS) Α4規格(21〇>< 297公釐)
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2D與衝穿阻擋層7之間設置^型半導體區域8 ,可緩和在 衝穿阻擋層7接合部的電場。藉此，設置具有防止短通道 效果功能之衝穿阻擋層7，又，為了在窝入時抑制漏^ 流，即使在非選擇記憶胞的控制閘極上施加負電壓，亦可 防止汲極干擾現象（上述第3效果）。 (4 )藉由在記憶胞M c的浮動閘極下，設置衝穿阻擒層7 與η型半導體區域8，可增加寫入記憶胞mc之效率（He 植入效率）（上述第4效果）。 • ( 5 )由於在記憶胞μ C的汲極端部上，n ·型半導體區域8 消除衝穿阻擋層7，因此可防止在汲極端部的載子移動度 的降低，增加資料讀取時的電流，並縮短至資料讀取時的 資料判斷時間。（上述第5效果） (第2實施形態） 本實施型態2係用以說明其他製造方法，而該其他製造 方法係在上述實施型態1所說明之形成圖6的構造。 用以說明本實施型態2的圖2 5至圖2 8，係表示在上述實 施型態1中，經過圖9至圖1 3所說明的製造步騾之後的半 導體基板1之主要部分剖視圖。 首先，如圖2 5所示，在記憶陣列中，浮動閘極用的導 體膜4上介由層間膜5形成積層有控制閘極用的導體膜6 η 之記憶胞M C的雙層閘極構造，在周邊電路區域中，形成 由導體膜6 η所組成的NMOS閘極及導體膜6 ρ組成的 PMOS問極。 繼而，如圖2 6所示，形成僅記憶陣列M C的汲極侧開孔 -29- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 518747 A7 發明説明（26 的光阻圖案PR 9，以記憶胞M c的閘極（控制閘極及浮動問 極）作為遮罩，藉由在P型井pWm上利用離子植入法等導 入例如砷之n型雜質，以形成組成記憶陣列M C的汲極一 部6之η型半導體區域2 Di。上述砷以例如：植入能源3〇 keV劑量1 X cm 2進行植入。此外，以光阻圖案pR 9 :為遮罩，在p型井PWm上利用離子植入法等導入^型雜 質磷，包圍上述型半導體區域2 Di，以形成擴散至浮動 閘極下為止的ΙΓ型半導體區域8。上述磷係以例如：植入 月匕源60 keV、劑量2 X l〇14cm-2加以值入。以光阻圖案9 作為遮罩，利用離子植入法等，在p型井pWm上導入例 如：硼之p型雜質，藉此包圍上述^型半導體區域8，形 成擴散至浮動閘極下為止的衝穿阻擋層7D(第2半導體區 域）。上述硼係以如：植入能源4〇keV、劑量2xl〇13cm_3, 並且相對於半導體基板丨的法線方向形成角度進行植入。 在除去光阻圖案PR 9之後，如圖2 7所示，以光阻圖案pR ίο覆盍記憶胞μ c的汲極侧及周邊電路的PM〇s形成區 域，以記憶胞M C的閘極（控制閘極及浮動閘極）作為遮 罩，利用離子植入法等，在記憶陣列的ρ型井pWm上導入 例如：砷之η型雜質，以形成組成記憶陣列％〇的汲極一部 份心11 +型半導體區域2 81。同時，以周邊電路用的1^1^〇3 閘極作為遮罩，在周邊電路區域的ρ型井p W ρ上利用離子 植入法導入上述η型雜質，以形成組成NM〇s源極、汲極的 一部份之一對擴張半導體區域1 2 a。上述神係以例如：植 入能源30 keV、劑量3 X 1 014cnT2進行植入。 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518747
以光阻圖案PR 10作為遮罩，利用離子植入法等在記憶 陣列的p型井PWm上導入例如♦•硼之？型雜質，包圍上^ ，型半導體區域2 Sl，並形成擴散至浮動閘極下為止的衝 牙阻擋層7S(第2半導體區域）。同時，以周邊電路用的 NMOS閘極為遮罩，在周邊電路區域的p型井pWp上利用 離子植入法導入上述p型雜質，以形成包圍組成^^“仍源 極、汲極的一部份之一對擴張半導體區域12a之衝穿阻擋 層7 P。上述硼以例如：植入能源3〇 keV、劑量2 X 1〇13咖-3 並且相對於半導體基板1的法線方向形成角度進行植入。 在除去光阻圖案PR 10之後，如圖28所示，以光阻圖案 PR 11覆蓋記憶陣列及周邊電路NMOS形成區域，以周邊電 路用的PMOS閘極作為遮罩，利用離子植入法等在記憶陣 列的η型井N W p上導入例如：氟化硼之p型雜質，以形成組 成PMOS源極、汲極的一部份之一對擴張半導體區域13&。 上述氟化硼係以例如：植入能源7〇 keV、劑量i χ 1〇i3cm-2進 行植入。 以下由於與使用上述實施型態1的圖1 9之後之圖所說明 的内容相同，故省略說明。 此外’本實施型態2中，雖然組成周邊電路用的NMOS 源極、汲極的一部份之擴張半導體區域丨2 a之步驟，係與 組成記憶陣列的記憶胞M C的源極之η +型半導體區域2 Si 相同，然而亦可使用不同步騾（光微影述步驟及離子植入 步驟）來形成該n +型半導體區域2 Si，或亦先在與n +型半 導體區域2 Si相同步驟中，利用離子植入法在p型井pwm -31 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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線 518747 A7 ____ _B7_____ 五、發明説明（28 ) 上導入η型雜質之後，再施以不同步騾，藉由利用離子植 入法在p型井PWm上導入η型雜質，以形成上述擴張半導 體區域1 2 a。 如此，根據本實施型態2，分別以不同步騾來形成組成 記憶胞M C的源極之n型半導體區域2 S與組成汲極之η型 半導體區域2 D，藉此，可分別形成具有應於源極的雜質 濃度分佈之η型半導體區域2S，與具有可適於汲極的雜質 濃度分佈之η型半導體區域2D。 以上’雖然依據實施型態具體的說明本發明者之發明， 然而本發明並不限定於上述實施型態，在不脫離其要旨之 範圍内當然可進行種種之變更。 例如在上述實施型態中，雖就本發明者所研發之發明應 用於該發明之利用領域亦即快閃記憶體單體之情況加以說 明，惟並不限定於此，例如亦可應用於將快閃記憶體與邏 輯電路設置在相同半導體基板上之混合型半導體裝置。 【發明之功效】 依據本發明所揭示之發明中最具代表性者所獲得之功效 簡單說明如下。 根據本發明，藉由在记憶早元的沒極與衝穿阻擒層之 間形成只雀上雜質濃度比沒極低的η ·型半導體區域，_ 此可緩和衝穿阻擋層的接合部之電場。藉此，設置具有= 止短通道效果功能之衝穿阻擋層，又，為了在寫入時抑制 非選擇記憶胞的漏電流，即使施加負電壓於該㈣問極， 亦可防止記憶胞中的汲極干擾現象。 -32-
518747 A7
B7 ι再者’根據本發明，由於在記憶胞的浮動閘極之下設置 $穿阻擔層與上述^型半導體區域，因此通道水平方向電 %相關的通道區域變廣，可於H E植入時增加可加速至具 有所需能量為止的電子數。 、根據本發明，由於在記憶單元的汲極端部中，上述n-型 半導體區域消除衝穿阻擋層，因此可防止在汲極端部之載 子移動度的將低，增加資料取時的電流。據此，可縮短資 料讀取時之資料判讀的時間。 【圖面之簡要說明】 圖1係本發明一實施型態之快閃記憶體區塊的構成說明 圖。 圖2係圖1中所包含的記憶體陣列之部分等效電路圖。 圖3係圖2的記憶陣列之主要部分平面圖。 圖4為與圖3相同的平面區域，復添加比圖3上層之設計 層的主要部分平面圖。 圖5係圖4的A至A線剖視圖。 圖6係圖4的B至B線剖視圖。 圖7係表示非選擇記憶胞的汲極干擾特性的圖例。 S 8係表示窝入貝科於记憶胞之後的臨限值電愿與資料 讀取時的電流之圖表。 圖9係依步驟順序表示本發明一實施型態之快閃記憶體 製造方法的例示之半導體基板的主要部分剖視圖。 圖1 〇 ( A )係依步騾順序表示本發明一實施型態之快閃記 憶fa製造方法的例TF之半導體基板的主要部分剖視圖。 -33 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518747 五、發明説明 A7
圖1 0 ( B )係依步辨丨一 驟I員序表tf本發明一實施型賤之 憶體製造方法的例示乏主道^ 又半導目豆基板的主要部分剖視 圖11係依步驟順序表示本發明 體製造方法的例示之 心决 心千译肪:基板的王要邵分剖視圖 圖1 2係依步驟順序表示本發明 體製造方法的例示之 & 土心乏决 心千译m基板的王要邵分剖視圖 圖1 3係依步騾順庠 只斤表不本發明一實施型賤之快 體製造方法的例示.主道_甘 ，v" ^ 、 '^半導體基板的主要部分剖視圖 圖1 4係依步驟順成 — 减 、 R序表不本發明一實施型態之快 目豆製k万法的例示之丰導、 〈牛I目豆基板的王要邵分剖視圖 圖1 5係依步辦，値& 、 K序表不本發明一實施型態之快 體製造方法的例示之半 心千令姐基板的王要邵分剖視圖 圖1 6係依步辨丨値产 一 _ 、 順序表示本發明一實施型態之快 月豆製以万法的例示之 、 心千译基板的王要邵分剖視圖 回1 7係依步驟順序表示本發明一實施型能之快 體製造方法的例示凌主道姊甘』 只她土心、又陡 又+導眼基板的主要部分剖視圖 圖1 8係依步驟順良 _ 、 眞序表不本發明一實施型態之快 月旦製k万法的例示之半道_ 、 、 牛寸狼基板的王要邵分剖視圖 19係依步驟順序I示本纟明一. 體製造方法的例示乏主道-η ^ ^ ^ ^ +導9豆基板的王要部分剖視圖 二Γ步驟順序表示本發明一實施型態之快 t万法的例示之半導體基板的主要部分剖視圖 圖2 1係依步辆*丨音& H >土 本發明一實施型態之快 mIk万法的例示之丰蝴 <牛等目庄基板的王要邵分剖視圖 快閃記 圖。 閃記憶 0 閃記憶 〇 閃記憶 0 閃記憶 〇 閃記憶 Q 閃記憶 ◦ 閃記憶 〇 閃記憶 0 閃記憶 0 閃記憶 0 閃記憶
裝 訂
線 >χ 297公釐） 518747 A7 B7 五、發明説明（31 ) 圖2 2係依步驟順序表示本發明一實施型態之快閃記憶 體製造方法的例示之半導體基板的主要部分剖視圖。 圖2 3係依步騾順序表示本發明一實施型態之快閃記憶 體製造方法的例示之半導體基板的主要部分剖視圖。 圖2 4係依步騾順序表示本發明一實施型態之快閃記憶 體製造方法的例示之半導體基板的主要部分剖視圖。 圖2 5係依步騾順序表示本發明其他實施型態之快閃記 憶體製造方法的例示之半導體基板的主要部分剖視圖。 圖2 6係依步騾順序表示本發明其他實施型態之快閃記 憶體製造方法的例示之半導體基板的主要部分剖視圖。 圖2 7係依步騾順序表示本發明其他實施型態之快閃記 憶體製造方法的例示之半導體基板的主要部分剖視圖。 圖2 8係依步騾順序表示本發明其他實施型態之快閃記 憶體製造方法的例示之半導體基板的主要部分剖視圖。 【元件符號之說明】 1 半導體基板 2D η型半導體區域 2D t η +型半導體區域 2D2 n+ +型半導體區域 2S η型半導體區域 2S ! η +型半導體區域 2S2 n+ +型半導體區域 3 a、3 b 閘極絕緣膜 4 導體膜 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
518747 A7 B7 五、發明説明（32 5 層間膜 6、6n、6p 導體膜 7 衝穿阻擋層（第2半導體區域、第3半導體區域） 7D 衝穿阻擋層（第2半導體區域） 7S 衝穿阻擋層（第3半導體區域） 7P 衝穿阻擋層 8 ιΓ型半導體區域（ 第1半導體區域） 9、9a、9b 碎化姑膜 10a 、10b、10c、10d 絕緣膜 11 絕緣膜 12a 、12b、13a、13b 擴張半導體區域 14 、15 栓塞 MARY 記憶陣列 XD 列解碼 YD 行解碼 SADL 感應放大資料閂鎖 IOB 輸出輸入緩衝器 XB 列位址緩衝器 YB 行位址緩衝器 CC 控制電路、V C C 電源控制電路 C 11 、Ci2、C21、C22 記憶胞 W、 W〇 > Wi 字元線 SB 、SB〇、SBi 副位元線 S S 局部源極線 -36- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518747 A7 B7 五、發明説明（33 ) MC 記憶胞、STI P W m p型井 N W m 埋入η型井 分離部 P Wp p 型井、N Wp η型井 L 1 第1層配線、L 2 第2層配線 L3 第3層配線、CONT 接觸孔 ΤΗ 貫穿孔 PR1、PR2、PR3、PR4、 PR5、 PR6、PR7、PR8、PR9、 PR10、PR11 光阻圖案 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 1.、—種半導體裝置，係具有行列狀配置於半導體基板上的 複數非揮發性記憶胞，其特徵在於具備有： 上述各複数非揮發性記憶胞係覆蓋第i導電型之上述 半導眼基板主面的通道區域而依序形成閘極絕緣膜、浮 動閘極、層間膜、及控制閘極； 第2導電型源極及汲極，係以夾住上述浮動閘極下的 通道區域之方式，形成於上述浮動閘極之相對兩侧的上 述半導體基板上； 弟1半導組區域，其係與上述沒極連接，且在上述浮 動閘極 < 下的上述通道區域方向從上述浮動閘極的汲極 側‘部導入第2導電型雜質而形成，實質上低於上述汲 極之雜質濃度；以及 第2半導體區域，係與上述第丨半導體區域連接，在 上述浮動閘極下的上述通道區域方向上從上述浮動閘極 的沒極侧端部導入第i導電型雜質而形成，實質上高於 上述通道領域的雜質濃度； 上述控制閘極係與字元線電性連接，在寫入動作中 對非選擇字元線施加負電壓。 2· —種半導體裝置，係具有行列狀配置於半導體基板上的 複數記憶胞，其特徵在於具備有·♦ 上述各複數非揮發性記憶胞係覆蓋第1導電型之上述 半導體基板主面的通道區域而依序形成閘極絕緣膜、浮 動閘極、層間膜、及控制閘極； 第2導電型源極及沒極，係以夾住上述浮動閘極下的 -38 -本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518747 A8 B8
    通道區域之方式，形成於上述浮動閘極之相對兩側的上 述半導體基板上； 第1半導體區域，其係與上述汲極連接，且在上述浮 動閘極之下的上述通道區域方向從上述浮動閘極的汲極 侧端部導入第2導電型雜質而形成，實質上低於上述沒 極之雜質濃度；以及
    第2半導體區域，係與上述第丨半導體區域連接，在 上述浮動閘極下的上述通道區域方向上從上述浮動閘極 的汲極侧端部導入第i導電型雜質而形成，實質上高於 上述通道領域的雜質濃度； 在各行中，上述複數非揮發性記憶胞的源極、汲極 互為並聯，而在各列中，延伸有該一部份形成上述複數 非揮發性記憶胞的控制閘極之字元線，且至少施加電壓 於一條字元線使其成為選擇字元線，儲存載子至與上述 選擇字元線結合之非揮發性記憶胞的浮動閘極時，可對 龜 除了上述選擇字元線以外的其他非選擇字元線施加备電 壓。 /、 3·如申凊專利範圍第丨或2項之半導體裝置，其中組成上 述第1半導體區域之上述第2導電型的雜質為嶙。 4·如申請專利範圍第1或2項之半導體裝置，其中對上述 非揮發性記憶胞的浮動閘極儲存載子，係藉由在上述沒 極端附近對上述浮動閘極進行獲得高能源電子之熱# 植入。 ％ 5·如申請專利範圍第丨或2項之半導體裝置，其中由上述 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 518747 A8 B8
    非揮發性記憶胞浮動閘極放出載子，係藉由使上述浮動 閘極中的電子通道放出至上述半導體基板來進行。 6.=申請專利範圍第〗或2項之半導體裝置，其中復具備 第3半導體區域，該第3半導體區域係與上述源極連接 ，在上述浮動閘極下的上述通道區域方向上由上述浮動 ，極的汲極侧端部導入第〗導電型雜質而形成，實質上 南於上述通道領域實質的雜質濃度。 半導體區域及上述高濃度半導/ 一種半導體裝置之製造方法行列狀配置於半導體 基板上的複數記憶胞’在’上述複數非揮發性記 憶胞的源極'汲極互為並聯，在各列中，延伸有該一部 份形成上述複數非揮發性記憶胞的控制閘極之字元線， 其特徵在具備有以下步騾： 、Ο)覆蓋第1導電型之上述半導體基板主面的通道區 域，以形成閘極絕緣膜、浮動閘極、層間膜及控制閘極 之步騾； 又如申請專利範圍第丨或？項之半導體裝置，其中上述源 極、汲極係由相對雜質濃度低的低濃度半導體區域盘相 對雜質濃度高的高濃度半導體區域所組成，由面向通道 區域的侧面依序形成上述第區域、上述低濃度 / jsO 〇 8. (b )以夾住上述浮動閘極下的通道區域之方式，於上 述浮動閘極的相對兩侧之上述半導體基板上形成第2導 電型的上述源極、汲極之步驟； (c)在上述半導體基板上由上述浮動閘極的沒極侧端 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A B c D 518747
    部導入第1導電型雜質，並與上述汲極連接，以形成實 質上高於上述通道領域雜質濃度之第2半導體區域之步 騾； (d )在上述半導體基板上，由上述浮動閘極的汲極侧 端邵導入第2導電型雜質，並今上述汲極連接，以形成 實質上低於上述汲極實質的度之第i半導體區域 之步驟。 9· 一種半導體裝置之製造方法列狀配置於半導體 基板上的複數記憶胞，在各行ί，上述複數非揮發性記 憶胞的源極、汲極互為並聯，在各列中，延伸有該一部 份形成上述複數非揮發性記憶胞的控制閘極之字元線， 其特徵在具備有以下步驟； (a) 覆蓋第1導電型之上述半導體基板主面的通道區 域，以形成閘極絕緣膜、浮動閘極、層間膜及控制閘極 之步騾； (b) 以夾住上述浮動閘極下的通道區域之方式，於上 述洋動閘極的相對兩侧之上述半導體基板上形成第2導 電型的上述源極、汲極之步驟； =)在上述半導體基板上，由上述浮動閘極的兩端部導 入第1導電型雜質，並與上述源極連接’以形成實質上高 於上述通道領域雜質濃度之第3半導體區域之步驟； 在上述半導體基板上，由上述浮動閘極的汲極侧 導入第2導電型雜質，並與上述汲極連接，以形成 實質上低於上述汲極雜質濃度之第i半導體區域之步騾。 -41 - 本紙張尺度適财_冢標準(CNS) A4“(21Qx297公------
    518747 A8 B8 C8 六、申請專禾^ '' 1 列於半導嫌;的複數記憶跑，在各行 中，上述複數非揮發性記憶胞的源極、汲極互為並聯， 在各列中，延伸有該一部份形成上述複數非揮發性記憶 胞的控制閘極之字元線，其特徵在具備有以下步驟： (a) 覆蓋第1導電型之上述半導體基板主面的通道區 域，以形成閘極絕緣膜、浮動閘極、層間膜及控制閘極 之步驟； (b) 在上述半導體基板上，由上述浮動閘極的汲極一 端部導入第2導電型雜質而形成上述汲極，更導入第2 導電型雜質，並與上述汲極連接，以形成實質上低於上 述汲極實質的雜質濃度之步驟；復導入第1導電型雜質 ，並與上述第1半導體領域連接，以形成實質上高於上 述通道領域實質的雜質濃度之第2半導體區域之步驟； (C)在上述半導體基板上，由上、動閘極的其他端 邵導入第2導電型雜質，以形感^^^營之步驟。 11. -種半導體裝置之製造方法;狀配置於半導體 基板上的複數記憶胞，在各行中々述複數非揮發性記 憶胞的源極、汲極互為並聯，在各列中，延仲有該一部 份形成上述複數非揮發性記憶胞的控制閘極之字元線， 其特徵在具備有以下步騾： (a) 覆蓋第丨導電型之上述半導體基板主面的通道區 域，以形成閘極絕緣膜、浮動閘極、層間膜及控制閘極 之步騾； (b) 在上述半導體基板上，由上述浮動閘極的汲極一 -42- 本紙張尺度適财@國家標準(CNS) A4規格(21G χ 297公董) --- 518747 τ、申請專利範圍 ::導入第2導電型雜質而形成上述波極，更導入第2 電型雜質並與上述沒極連接，以形成實質上低於上述 及：雜質濃度之步驟；復導入W導電型雜質，並與上 述第1半導體領域連接，以形成實質上高於上述通道領 域實質的雜質濃度之第2半導體區域之步驟； (Ο在上述半導體基板上，由上述浮動閘極的其他端 邵導入第2冑電型„而形成上述源極，更導入第】導 電型雜質並與上述源極連接，以形成實質上高於上述通 迴領域實質的雜質濃度之第3半導體區域之步驟。 12. 如申請專利範圍第8或9項之半導體裝置之製造方法， 其中復在上述半導體基板上，由設置於⑷上述浮動閑 極的側壁之絕緣膜的兩端部導入第2導電型雜質，以组 成源極 '汲極的一部份，並形成相對雜質濃度高之半導 體區域之步驟。 13. 如申請專利範圍第⑺或"項之半導體裝置之製造方法 ，其中復在上述半導體基板上，由設置於（d)上述浮動 閘極的側壁之絕緣膜的兩端部導入第2導電型雜質，以 组成源極、汲極的一部份，形成相對雜質濃度高之半導 體區域之步騾。 14. 如申請專利範圍第8或9項之半導體裝置之製造方法， 其中更包括在上述（d)步驟之後，或先進行上述（d)步騾 ，以形成組成周邊電路用的MISFET的源極、汲極之擴 張半導體區域之步驟。 ' 15. 如申請專利範圍第1 〇或1 1項之半導體裝置之製造方法 -43 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518747 A8 B8 C8 申請專利範圍 ’其中更包括在上述（C)步驟之後，或先進行上述（c)步 驟’以形成組成周邊電路用的MISFET的源極、汲極之 擴張半導體區域之步騾。 16.如申請專利範圍第8或9項之半導體裝置之製造方法， 其中在上述（b)步騾中，使上述半導體基板上所導入第2 導電型雜質矽導入於周邊電路區域，以形成組成周邊電 路用的MISFET的源極、沒極之擴張半導體區域。 17·如申請專利範圍第8或9項之半導體裝置之製造方法， 其中在上述（c)步騾中，上述半導體基板上所導入之第丄 導％型雜質係導入於周邊電路區域上，以形成組成周邊 電路用的MISFET的源極、汲極之擴張半導體區域之步 认如申請專利範圍第10*η項之半導體裝置之製造方法 丄其中在上述（C)步驟中，上述半導體基板上所導入之 第2導電型雜質係導入周邊電路區域，以形成組成周邊 電路用的MISFET的源極”及極之擴張半導體區域之步 19. 如申請專利範園第8至丨i項中任一項之半導體裝置之 造方法，其中形成上述第！半導體區域的雜質為鱗。 20. 如申請專利範圍第项中任—項之半導體裝置之 造万法，其中形成上述第2半導體區域的雜 述第3半導體區域的雜質，係以離子植入法相對於上: +導體基板的法線方向形成之傾斜角度進行導入。
    装 訂 -44-
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