KR20060075530A - 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들 - Google Patents

에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들 Download PDF

Info

Publication number
KR20060075530A
KR20060075530A KR1020040114333A KR20040114333A KR20060075530A KR 20060075530 A KR20060075530 A KR 20060075530A KR 1020040114333 A KR1020040114333 A KR 1020040114333A KR 20040114333 A KR20040114333 A KR 20040114333A KR 20060075530 A KR20060075530 A KR 20060075530A
Authority
KR
South Korea
Prior art keywords
gate
gate electrode
active region
flash memory
region
Prior art date
Application number
KR1020040114333A
Other languages
English (en)
Other versions
KR100629364B1 (ko
Inventor
김경희
송준의
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040114333A priority Critical patent/KR100629364B1/ko
Priority to US11/301,763 priority patent/US7482224B2/en
Publication of KR20060075530A publication Critical patent/KR20060075530A/ko
Application granted granted Critical
Publication of KR100629364B1 publication Critical patent/KR100629364B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체 직접회로 소자들 및 그 제조방법들이 제공된다. 상기 소자들은 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판을 구비한다. 상기 기판의 소정영역에 소자분리막이 제공된다. 상기 소자분리막은 상기 에스램 셀 영역, 상기 플래쉬 메모리 셀 영역 및 상기 로직 회로 영역 내에 각각 에스램 셀 활성영역, 플래쉬 메모리 셀 활성영역 및 로직 트랜지스터 활성영역을 한정한다. 상기 에스램 셀 활성영역의 상부를 가로지르도록 에스램 셀 게이트 패턴이 제공된다. 상기 에스램 셀 게이트 패턴은 차례로 적층된 메인 게이트 전극 및 더미 게이트 전극을 구비한다. 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르도록 플래쉬 메모리 셀 게이트 패턴이 제공된다. 상기 플래쉬 메모리 셀 게이트 패턴은 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비한다. 상기 로직 트랜지스터 활성영역의 상부를 가로지르도록 로직 게이트 패턴이 배치된다. 상기 로직 게이트 패턴 역시 차례로 적층된 메인 게이트 전극 및 더미 게이트 전극을 갖는다. 상기 반도체 집적회로 소자의 제조방법들 역시 제공된다.

Description

에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체 직접회로 소자들 및 그 제조방법들{Semiconductor integrated circuit devices including SRAM cells and flash memory cells and methods of fabricating the same}
도 1은 본 발명의 실시예들에 따른 반도체 집적회로 소자를 도시한 평면도이다.
도 2a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 집적회로 소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2b 내지 도 12b는 본 발명의 실시예들에 따른 반도체 집적회로 소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 2c 내지 도 12c는 본 발명의 실시예들에 따른 반도체 집적회로 소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
본 발명은 반도체 집적회로 소자들 및 그 제조방법들에 관한 것으로, 특히 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체 직접회로 소자들 및 그 제조방법들에 관한 것이다.
반도체 집적회로 소자들은 메모리 소자들 및 로직 소자들(logic devices)을 포함한다. 상기 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 디램 소자들 및 에스램 소자들을 포함하고, 상기 비휘발성 메모리 소자들은 플래쉬 메모리 소자들, 상변화 메모리 소자들(phase change memory devices), 강유전체 메모리 소자들(ferroelectric memory devices) 및 자기 램 소자들(magnetic RAM devices)을 포함한다.
최근에, 하나의 칩 상에 상기 로직 소자들과 함께 상기 메모리 소자들을 구현시킨 임베디드 메모리 로직 소자들(embedded memory logic devices)이 널리 사용되고 있다. 즉, 상기 임베디드 메모리 로직 소자들은 데이터를 저장하는 메모리 셀들, 상기 메모리 셀들을 구동시키는 주변회로 및 상기 메모리 셀들 내의 데이터를 처리하는 로직 회로를 포함한다.
상기 임베디드 메모리 로직 소자들은 상기 메모리 셀들로서 휘발성 메모리 셀들 및 비휘발성 메모리 셀들 모두를 포함할 수 있다. 예를 들면, 상기 메모리 셀들은 에스램 셀들 및 플래쉬 메모리 셀들 모두를 포함할 수 있다.
단일 게이트 구조를(a single gate structure)을 갖는 완전 씨모스 에스램 셀들(full CMOS SRAM cells) 및 적층 게이트 구조(a stacked gate structure)를 갖는 플래쉬 메모리 셀들을 구비하는 반도체 소자의 제조방법이 대한민국 특허 번호(Korean Patent No.) 10-0344828호에 "반도체 소자의 제조방법(method of fabricating a semiconductor device)"이라는 제목으로 서 등(Suh et al.)에 개시된 바 있다. 서 등에 따르면, 상기 플래시 메모리 셀들의 적층 게이트 패턴들 (stacked gate patterns)을 상기 에스램 셀의 단일 게이트 패턴들과 함께 형성하는 방법들을 제공한다. 그럼에도 불구하고, 상기 적층 게이트 패턴들의 제어게이트 전극들은 상기 적층 게이트 패턴들의 부유 게이트들에 자기정렬되지 않을 수 있다.
이에 더하여, 상기 적층 게이트 구조를 갖는 플래쉬 메모리 셀들 및 상기 단일 게이트 구조를 갖는 에스램 셀들을 구비하는 반도체 소자가 미국특허 제6,406,959 B2에 "플래쉬 메모리의 형성방법, 플래쉬 메모리 및 에스램 회로의 형성방법, 및 식각 방법들(Method of forming flash memory, method of forming flash memory and SRAM circuitry, and etching methods)"라는 제목으로 프랄 등(Prall et al.)에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 적어도 두 종류의 다른 메모리 셀들 및 로직 트랜지스터의 집적 공정(integration process)을 단순화시킬 수 있는 반도체 집적회로 소자의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 적어도 두 종류의 다른 메모리 셀들 및 로직 트랜지스터의 집적 공정(integration process)을 단순화시키기에 적합한 반도체 집적회로 소자들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 적어도 두 종류의 다른 메모리 셀들(at least two different memory cells)을 갖는 임베디드 반도체 집적회로 소자들을 제공한다. 상기 반도체 집적회로 소자들은 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로 직 회로 영역을 갖는 집적회로 기판을 포함한다. 상기 기판의 소정영역에 소자분리막이 제공된다. 상기 소자분리막은 상기 에스램 셀 영역, 상기 플래쉬 메모리 셀 영역 및 상기 로직 회로 영역 내에 각각 에스램 셀 활성영역, 플래쉬 메모리 셀 활성영역 및 로직 트랜지스터 활성영역을 한정한다. 상기 에스램 셀 활성영역의 상부를 가로지르도록 에스램 셀 게이트 패턴이 배치된다. 상기 에스램 셀 게이트 패턴은 차례로 적층된 메인 에스램 셀 게이트 전극 및 더미 에스램 셀 게이트 전극을 구비한다. 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르도록 플래쉬 메모리 셀 게이트 패턴이 제공된다. 상기 플래쉬 메모리 셀 게이트 패턴은 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비한다. 상기 로직 트랜지스터 활성영역의 상부를 가로지르도록 로직 게이트 패턴이 제공된다. 상기 로직 게이트 패턴은 차례로 적층된 메인 로직 게이트 전극 및 더미 로직 게이트 전극을 구비한다.
본 발명의 몇몇 실시예들에서, 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴이 추가로 배치될 수 있다. 상기 스트링 선택 게이트 패턴 및 상기 접지 선택 게이트 패턴 역시 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지도록 배치될 수 있다. 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 포함할 수 있고, 상기 접지 선택 게이트 패턴은 차례로 적층된 메인 접지 선택 게이트 전극 및 더미 접지 선택 게이트 전극을 포함할 수 있다.
다른 실시예들에서, 상기 게이트 패턴들은 상기 메인 게이트 전극들 및 상기 더미 게이트 전극들 사이와 상기 부유 게이트 및 상기 제어게이트 전극 사이에 게이트 층간절연막을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 패턴들을 갖는 기판 상에 하부 층간절연막 및 몰딩막이 차례로 적층될 수 있다.
또 다른 실시예들에서, 상기 에스램 셀 영역 내의 상기 몰딩막 내에 에스램 셀 국부 배선(SRAM cell local interconnection)이 제공될 수 있다. 이 경우에, 상기 에스램 셀 국부 배선은 상기 하부 층간절연막, 상기 더미 에스램 셀 게이트 전극 및 상기 게이트 층간절연막을 관통하여 상기 메인 에스램 셀 게이트 전극과 접촉할 수 있다.
또 다른 실시예들에서, 상기 플래쉬 메모리 셀 영역 내의 상기 몰딩막 내에 플래쉬 메모리 비트라인이 제공될 수 있다. 이 경우에, 상기 플래쉬 메모리 비트라인은 상기 하부 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속될 수 있다.
또 다른 실시예들에서, 상기 플래쉬 메모리 셀 영역 내의 상기 몰딩막 내에 스트링 선택 게이트 배선 및 접지 선택 게이트 배선이 제공될 수 있다. 이 경우에, 상기 스트링 선택 게이트 배선은 상기 하부 층간절연막, 상기 더미 스트링 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 스트링 선택 게이트 배선 콘택홀을 통하여 상기 메인 스트링 선택 게이트 전극에 전기적으로 접속될 수 있고, 상기 접지 선택 게이트 배선은 상기 하부 층간절연막, 상기 더미 접지 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 접지 선택 게이트 배선 콘택홀들을 통하여 상기 메인 접지 선택 게이트 전극에 전기적으로 접속될 수 있다.
또 다른 실시예들에서, 상기 로직 회로 영역 내의 상기 몰딩막 내에 로직 게이트 배선이 제공될 수 있다. 이 경우에, 상기 로직 게이트 배선은 상기 하부 층간절연막, 상기 더미 로직 게이트 전극 및 상기 게이트 층간절연막을 관통하는 로직 게이트 배선 콘택홀을 통하여 상기 메인 로직 게이트 전극에 전기적으로 접속될 수 있다.
또 다른 실시예들에서, 상기 몰딩막 상에 중간 층간절연막이 제공될 수 있다. 상기 에스램 셀 영역 내의 상기 중간 층간절연막 상에 에스램 셀 비트라인이 배치될 수 있다. 상기 에스램 셀 비트라인은 상기 에스램 셀 활성영역에 전기적으로 접속된다. 또한, 상기 에스램 셀 영역 내의 상기 중간 층간절연막 상에 상부 전원선 및 상부 접지선이 제공될 수 있다. 이에 더하여, 상기 플래쉬 메모리 셀 영역 내의 상기 중간 층간절연막 상에 플래쉬 메모리 셀 접지선이 제공될 수 있다. 더 나아가서, 상기 로직 회로 영역 내의 상기 중간 층간절연막 상에 로직 신호선들(logic signal lines)이 배치될 수 있다.
본 발명의 다른 양태에 따르면, 상기 집적회로 소자는 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판을 포함한다. 상기 기판의 소정영역에 소자분리막이 제공된다. 상기 소자분리막은 상기 에스램 셀 영역 내에 억세스/구동 트랜지스터 활성영역 및 부하 트랜지스터 활성영역을 한정한다. 또한, 상기 소자분리막은 상기 플래쉬 메모리 셀 영역 및 상기 로직회로 영역 내에 각각 플래쉬 메모리 셀 활성영역 및 제1 내지 제4 로직 트랜지스터 활성영역들을 한정한다. 상기 억세스/구동 트랜지스터 활성영역의 제1 및 제2 지점들(portions)의 상부를 가로지르도록 억세스 게이트 패턴이 배치된다. 상기 억세스 게이트 패턴은 차례로 적층된 메인 억세스 게이트 전극 및 더미 억세스 게이트 전극을 구비한다. 상기 제1 및 제2 지점들 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가로지르도록 제1 공통 게이트 패턴이 배치된다. 상기 제1 공통 게이트 패턴은 차례로 적층된 제1 메인 공통 게이트 전극 및 제1 더미 공통 게이트 전극을 구비한다. 상기 제1 공통 게이트 패턴 및 상기 제2 지점 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가르지르도록 제2 공통 게이트 패턴이 제공된다. 상기 제2 공통 게이트 패턴은 차례로 적층된 제2 메인 공통 게이트 전극 및 제2 더미 공통 게이트 전극을 구비한다. 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르도록 플래쉬 메모리 셀 게이트 패턴이 제공된다. 상기 플래쉬 메모리 셀 게이트 패턴은 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비한다. 상기 제1 로직 트랜지스터 활성영역의 상부를 가로지르도록 제1 엔모스 게이트 패턴이 배치된다. 상기 제1 엔모스 게이트 패턴은 차례로 적층된 제1 메인 엔모스 게이트 전극 및 제1 더미 엔모스 게이트 전극을 구비한다. 또한, 상기 제2 로직 트랜지스터 활성영역의 상부를 가로지르도록 제1 피모스 게이트 패턴이 배치된다. 상기 제1 피모스 게이트 패턴은 차례로 적층된 제1 메인 피모스 게이트 전극 및 제1 더미 피모스 게이트 전극을 구비한다. 이에 더하여, 상기 제3 로직 트랜지스터 활성영역의 상부를 가로지르도록 제2 엔모스 게이트 패턴이 배치된다. 상기 제2 엔모스 게이트 패턴은 차례로 적층된 제2 메인 엔모스 게이트 전극 및 제2 더미 엔모스 게이트 전극을 구비한다. 더 나아가서, 상기 제4 로직 트랜지스터 활성영역의 상부를 가로지르도록 제2 피모스 게이트 패턴이 배치된다. 상기 제2 피모스 게이트 패턴은 차례로 적층된 제2 메인 피모스 게이트 전극 및 제2 더미 피모스 게이트 전극을 구비한다.
본 발명의 몇몇 실시예들에서, 상기 에스램 셀 영역의 상기 기판, 상기 플래쉬 메모리 셀 영역의 상기 기판, 및 상기 로직회로 영역의 상기 기판 내에 각각 제1 내지 제3 깊은 N웰들이 제공될 수 있다. 상기 제3 깊은 N웰은 상기 제4 로직 트랜지스터 활성영역을 둘러싸도록 제공될 수 있다. 또한, 상기 제1 깊은 N웰 내에 제1 포켓 P웰이 제공될 수 있고, 상기 제1 포켓 P웰은 상기 억세스/구동 트랜지스터 활성영역을 둘러싸도록 제공될 수 있다. 이에 더하여, 상기 제2 깊은 N웰 내에 상기 플래쉬 메모리 셀 활성영역을 둘러싸는 제2 포켓 P웰이 제공될 수 있다. 더 나아가서, 상기 로직회로 영역의 상기 기판 내에 상기 제1 로직 트랜지스터 활성영역을 둘러싸는 제3 포켓 P웰이 제공될 수 있다.
다른 실시예들에서, 상기 제1 깊은 N웰 내에 상기 부하 트랜지스터 활성영역을 둘러싸는 제1 얕은 N웰이 제공될 수 있다. 이에 더하여, 상기 로직회로 영역의 상기 기판 내에 상기 제2 로직 트랜지스터 활성영역을 둘러싸는 제2 얕은 N웰이 제공될 수 있다.
본 발명의 또 다른 양태에 따르면, 적어도 두 종류의 다른 메모리 셀들(at least two different memory cells)을 갖는 임베디드 반도체 집적회로 소자의 제조방법들이 제공된다. 상기 방법들은 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직회로 영역을 갖는 집적회로 기판을 준비하는 것을 포함한다. 상기 기판의 소정영역에 소자분리막을 형성하여 상기 에스램 셀 영역, 상기 플래쉬 메모리 셀 영역 및 상기 로직회로 영역 내에 각각 에스램 셀 활성영역, 플래쉬 메모리 셀 활성영역 및 로직 트랜지스터 활성영역을 한정한다. 상기 에스램 셀 활성영역, 상기 플래쉬 메모리 셀 활성영역 및 상기 로직 트랜지스터 활성영역의 상부를 각각 가로지르도록 에스램 셀 게이트 패턴, 플래쉬 메모리 셀 게이트 패턴 및 로직 게이트 패턴을 형성한다. 상기 에스램 셀 게이트 패턴은 차례로 적층된 메인 에스램 셀 게이트 전극 및 더미 에스램 셀 게이트 전극을 갖도록 형성되고, 상기 플래쉬 메모리 셀 게이트 패턴은 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극 및 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유게이트를 갖도록 형성되고, 상기 로직 게이트 패턴은 차례로 적층된 메인 로직 게이트 전극 및 더미 로직 게이트 전극을 갖도록 형성된다.
본 발명의 몇몇 실시예들에서, 상기 게이트 패턴들을 형성하는 동안 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴이 형성될 수 있다. 상기 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴은 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 형성된다. 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 갖도록 형성될 수 있고, 상기 접지 선택 게이트 패턴은 차례로 적층된 메인 접지 선택 게이트 전극 및 더미 접지 선택 게이트 전극을 갖도록 형성될 수 있다.
다른 실시예들에서, 상기 게이트 패턴들을 형성하는 것은 상기 에스램 셀 활성영역 및 상기 로직 트랜지스터 활성영역을 덮는 게이트 절연막들과 아울러서 상기 플래쉬 메모리 셀 활성영역을 덮는 터널링 절연막을 형성하는 것과, 상기 게이트 절연막들 및 상기 터널링 절연막을 갖는 기판 상에 하부 게이트 도전막, 게이트 층간절연막 및 상부 게이트 도전막을 차례로 형성하는 것과, 상기 상부 게이트 도전막, 상기 게이트 층간절연막, 상기 하부 게이트 도전막, 상기 게이트 절연막들 및 상기 터널링 절연막을 패터닝하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 더미 에스램 셀 게이트 전극, 상기 더미 스트링 선택 게이트 전극, 상기 더미 접지 선택 게이트 전극, 상기 더미 로직 게이트 전극 및 상기 게이트 층간절연막을 패터닝하여 상기 메인 에스램 셀 게이트 전극의 일 부분, 상기 메인 스트링 선택 게이트 전극의 일 부분, 상기 메인 접지 선택 게이트 전극의 일 부분 및 상기 메인 로직 게이트 전극의 일 부분을 노출시키는 버팅 콘택 영역들을 형성할 수 있다.
또 다른 실시예들에서, 상기 버팅 콘택 영역들을 갖는 기판 상에 하부 층간절연막 및 몰딩막을 차례로 형성할 수 있다.
또 다른 실시예들에서, 상기 몰딩막 내에 에스램 셀 국부배선, 플래쉬 메모리 비트라인, 스트링 선택 게이트 배선, 접지 선택 게이트 배선 및 로직 게이트 배 선을 형성할 수 있다. 상기 에스램 셀 국부배선, 상기 플래쉬 메모리 비트라인, 상기 스트링 선택 게이트 배선, 상기 접지 선택 게이트 배선 및 상기 로직 게이트 배선은 각각 상기 버팅 콘택 영역들을 통하여 상기 메인 에스램 셀 게이트 전극, 상기 메인 스트링 선택 게이트 전극, 상기 메인 접지 선택 게이트 전극 및 상기 메인 로직 게이트 전극에 전기적으로 접속될 수 있다.
또 다른 실시예들에서, 상기 몰딩막 상에 중간 층간절연막을 형성할 수 있다. 상기 중간 층간절연막 상에 에스램 셀 비트라인, 플래쉬 메모리 셀 접지선 및 로직 신호선을 형성할 수 있다. 상기 에스램 셀 비트라인은 상기 에스램 셀 활성영역에 전기적으로 접속될 수 있고, 상기 플래쉬 메모리 셀 접지선은 상기 접지 선택 게이트 패턴에 인접하고 상기 스트링 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속될 수 있고, 상기 로직 신호선은 상기 메인 로직 게이트 전극에 전기적으로 접속될 수 있다.
본 발명의 또 다른 양태에 따르면, 상기 임베디드 반도체 집적회로 소자를 제조하는 상기 방법들은 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판을 준비하는 것을 포함한다. 상기 기판의 소정영역에 소자분리막을 형성하여 상기 에스램 셀 영역 내의 억세스/구동 트랜지스터 활성영역 및 부하 트랜지스터 활성영역, 상기 플래쉬 메모리 셀 영역 내의 플래쉬 메모리 셀 활성영역, 및 상기 로직 회로 영역 내의 제1 내지 제4 로직 트랜지스터 활성영역들을 한정한다. 상기 억세스/구동 트랜지스터 활성영역의 제1 및 제2 지점들(portions)의 상부를 가로지르도록 억세스 게이트 패턴을 형성한다. 상기 억세스 게이트 패턴 을 형성하는 동안 상기 제1 및 제2 지점들 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가로지르도록 제1 공통 게이트 패턴이 형성된다. 이에 더하여, 상기 억세스 게이트 패턴을 형성하는 동안 상기 제1 공통 게이트 패턴 및 상기 제2 지점 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가로지르도록 제2 공통 게이트 패턴이 형성된다. 더 나아가서, 상기 억세스 게이트 패턴을 형성하는 동안, 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비하는 플래쉬 메모리 셀 게이트 패턴이 형성된다. 또한, 상기 억세스 게이트 패턴을 형성하는 동안, 상기 제1 내지 제4 로직 트랜지스터 활성영역들의 상부를 각각 가로지르도록 제1 엔모스 게이트 패턴, 제1 피모스 게이트 패턴, 제2 엔모스 게이트 패턴, 및 제2 피모스 게이트 패턴이 형성된다. 상기 억세스 게이트 패턴은 차례로 적층된 메인 억세스 게이트 전극 및 더미 억세스 게이트 전극을 갖도록 형성되고, 상기 제1 공통 게이트 패턴은 차례로 적층된 제1 메인 공통 게이트 전극 및 제1 더미 공통 게이트 전극을 갖도록 형성되고, 제2 공통 게이트 패턴은 차례로 적층된 제2 메인 공통 게이트 전극 및 제2 더미 공통 게이트 전극을 갖도록 형성된다. 또한, 상기 제1 엔모스 게이트 패턴은 차례로 적층된 제1 메인 엔모스 게이트 전극 및 제1 더미 엔모스 게이트 전극을 갖도록 형성되고, 상기 제1 피모스 게이트 패턴은 차례로 적층된 제1 메인 피모스 게이트 전극 및 제1 더미 피모스 게이트 전극을 갖도록 형성되고, 상기 제2 엔모스 게이트 패턴은 차례로 적층된 제2 메인 엔 모스 게이트 전극 및 제2 더미 엔모스 게이트 전극을 갖도록 형성되고, 상기 제2 피모스 게이트 패턴은 차례로 적층된 제2 메인 피모스 게이트 전극 및 제2 더미 피모스 게이트 전극을 갖도록 형성된다.
본 발명의 몇몇 실시예들에서, 상기 에스램 셀 영역의 상기 기판, 상기 플래쉬 메모리 셀 영역의 상기 기판, 및 상기 로직회로 영역의 상기 기판의 제1 부분(a first portion) 내에 각각 제1 내지 제3 깊은 N웰들을 형성할 수 있다. 또한, 상기 제1 깊은 N웰, 상기 제2 깊은 N웰 및 상기 로직회로 영역의 상기 기판의 제2 부분 내에 각각 제1 내지 제3 포켓 P웰들을 형성할 수 있다. 더 나아가서, 상기 제1 깊은 N웰 및 상기 로직회로 영역의 상기 기판의 제3 부분 내에 각각 제1 및 제2 얕은 N웰들을 형성할 수 있다. 상기 제1 얕은 N웰은 상기 제1 포켓 P웰에 인접하도록 형성된다. 상기 제1 내지 제3 포켓 P웰들은 각각 상기 억세스/구동 트랜지스터 활성영역, 상기 플래쉬 메모리 셀 활성영역 및 상기 제1 로직 트랜지스터 활성영역을 둘러싸도록 형성될 수 있고, 상기 제1 및 제2 얕은 N웰들은 각각 상기 부하 트랜지스터 활성영역 및 상기 제2 로직 트랜지스터 활성영역을 둘러싸도록 형성될 수 있다. 또한, 상기 제3 깊은 N웰은 상기 제4 로직 트랜지스터 활성영역을 둘러싸도록 형성될 수 있다.
다른 실시예들에서, 상기 제1 내지 제3 깊은 N웰들, 상기 제1 내지 제3 포켓 P웰들, 및 상기 제1 및 제2 얕은 N웰들은 상기 소자분리막을 형성하기 전에 형성될 수 있다. 이와는 달리, 상기 제1 내지 제3 깊은 N웰들, 상기 제1 내지 제3 포켓 P웰들, 및 상기 제1 및 제2 얕은 N웰들은 상기 소자분리막을 형성한 후에 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 집적회로 소자의 평면도이다. 도 1에서, 참조부호들 "A", "B" 및 "C"로 표시된 부분들은 각각 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직회로 영역을 나타낸다. 또한, 도 2a 내지 도 12a는 본 발명의 실시예들에 따른 집적회로 소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 2b 내지 도 12b는 본 발명의 실시예들에 따른 집적회로 소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이고, 도 2c 내지 도 12c는 본 발명의 실시예들에 따른 집적회로 소자들 및 그 제조방법들을 설명하기 위하여 도 1의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
먼저, 본 발명의 실시예들에 따른 집적회로 소자의 제조방법들을 설명하기로 한다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 집적회로 기판(1)의 소정영역에 소자분리막(3)을 형성하여 상기 에스램 셀 영역(A), 상기 플래쉬 메모리 셀 영역(B) 및 상기 로직회로 영역(C) 내에 각각 에스램 셀 활성영역, 플래쉬 메모리 셀 활성영역 및 로직 트랜지스터 활성영역을 한정한다. 상기 에스램 셀 활성영역은 서로 이격된 억세스/구동 트랜지스터 활성영역(3a) 및 부하 트랜지스터 활성영역(3b)을 포함할 수 있고, 상기 플래쉬 메모리 셀 활성영역은 복수개의 평행한 활성영역들(3c)을 포함할 수 있고, 상기 로직 트랜지스터 활성영역은 제1 내지 제4 로직 트랜지스터 활성영역들(3d, 3e, 3f, 3g)을 포함할 수 있다. 상기 집적회로 기판(1)은 P형 반도체 기판일 수 있다.
상기 소자분리막(3)을 갖는 기판 상에 제1 포토레지스트 패턴(5)을 형성한다. 상기 제1 포토레지스트 패턴(5)은 상기 에스램 셀 영역(A), 상기 플래쉬 메모리 셀 영역(B) 및 상기 제4 로직 트랜지스터 활성영역(3g)을 개구시키도록(open) 형성된다. 상기 제1 포토레지스트 패턴(5)을 이온주입 마스크로 사용하여 상기 기판(1) 내로 N형의 불순물 이온들을 주입한다. 그 결과, 상기 에스램 셀 영역(A)의 상기 기판(1) 및 상기 플래쉬 메모리 셀 영역(B)의 상기 기판(1) 내에 각각 제1 및 제2 깊은 N웰들(7a, 7b)이 형성되고, 상기 로직회로 영역(C)의 상기 기판(1) 내에 상기 제4 로직 트랜지스터 활성영역(3g)을 둘러싸는 제3 깊은 N웰(7c)이 형성된다. 즉, 상기 제1 깊은 N웰(7a)은 상기 억세스/구동 트랜지스터 활성영역(3a) 및 상기 부하 트랜지스터 활성영역(3b)을 둘러싸도록 형성되고, 상기 제2 깊은 N웰(7b)은 상기 플래쉬 메모리 셀 활성영역들(3c)을 둘러싸도록 형성된다.
도 1, 도 3a, 도 3b 및 도 3c를 참조하면, 상기 제1 포토레지스트 패턴(5)을 제거하고, 상기 기판(1) 상에 제2 포토레지스트 패턴(9)을 형성한다. 상기 제2 포토레지스트 패턴(9)은 상기 억세스/구동 트랜지스터 활성영역(3a), 상기 플래쉬 메모리 셀 영역(B) 및 상기 제1 로직 트랜지스터 활성영역(3d)을 개구시키도록 형성된다. 상기 제2 포토레지스트 패턴(9)을 이온주입 마스크로 사용하여 상기 기판(1) 내로 P형의 불순물 이온들을 주입하여 상기 제1 깊은 N웰(7a), 상기 제2 깊은 N웰(7b) 및 상기 기판(1) 내에 각각 제1 내지 제3 포켓 P웰들(11a, 11b, 11c)을 형성한다. 그 결과, 상기 제1 포켓 P웰(11a)은 상기 억세스/구동 트랜지스터 활성영역(3a)을 둘러싸도록 형성되고, 상기 제2 포켓 P웰(11b)은 상기 플래쉬 메모리 셀 활성영역들(3c)을 둘러싸도록 형성되고, 상기 제3 포켓 P웰(11c)은 상기 제1 로직 트랜지스터 활성영역(3d)을 둘러싸도록 형성된다.
상기 플래쉬 메모리 셀 영역(B) 내에 형성되는 플래쉬 메모리 셀들의 소거 동작 동안 상기 제2 포켓 P웰(11b)에 양의 높은 소거전압(positive high erasure voltage)이 인가된다. 이 경우에, 상기 제2 깊은 N웰(7b) 및 상기 P형의 기판(1) 사이에 역 바이어스가 인가되어 상기 소거전압이 상기 부하 트랜지스터 활성영역(3b) 및 상기 로직 트랜지스터 활성영역들(3d, 3e, 3f, 3g)에 인가되는 것을 방지한다. 다시 말해서, 상기 제2 깊은 N웰(7b)은 상기 부하 트랜지스터 활성영역(3b) 및 상기 로직 트랜지스터 활성영역들(3d, 3e, 3f, 3g)의 전위(electrical potential)이 상기 제2 포켓 P웰(11b)에 인가되는 상기 소거전압에 의해 변화되는 것을 방지한다.
도 1, 도 4a, 도 4b 및 도 4c를 참조하면, 상기 제2 포토레지스트 패턴(9)을 제거하고, 상기 기판(1) 상에 제3 포토레지스트 패턴(13)을 형성할 수 있다. 상기 제3 포토레지스트 패턴(13)은 상기 부하 트랜지스터 활성영역(3b), 상기 제2 로직 트랜지스터 활성영역(3e)을 개구시키도록 형성된다. 상기 제3 포토레지스트 패턴(13)을 이온주입 마스크로 사용하여 상기 기판(1) 내로 N형의 불순물 이온들을 주입하여 상기 부하 트랜지스터 활성영역(3b)을 둘러싸는 제1 얕은 N웰(15a) 및 제2 로직 트랜지스터 활성영역(3e)을 둘러싸는 제2 얕은 N웰(15c)을 형성한다.
본 발명의 다른 실시예들에서, 상기 깊은 N웰들(7a, 7b, 7c), 상기 포켓 P웰들(11a, 11b, 11c) 및 상기 얕은 N웰들(15a, 15c)을 형성하는 순서는 바뀔 수 있다. 예를 들면, 상기 얕은 N웰들(15a, 15c)을 형성하기 위한 이온주입 공정은 상기 포켓 P웰들(11a, 11b, 11c)을 형성한 후에 진행될 수도 있다.
또 다른 실시예들에서, 상기 웰들(7a, 7b, 7c, 11a, 11b, 11c, 15a, 15c)을 형성하는 공정들은 상기 소자분리막(3)을 형성하기 전에 진행될 수도 있다.
도 1, 도 5a, 도 5b 및 도 5c를 참조하면, 상기 제3 포토레지스트 패턴(13)을 제거한다. 이어서, 상기 억세스/구동 트랜지스터 활성영역(3a) 및 상기 부하 트랜지스터 활성영역(3b) 상에 에스램 게이트 절연막을 형성하고, 상기 제1 및 제2 로직 트랜지스터 활성영역들(3d, 3e) 상에 저전압 게이트 절연막을 형성한다. 또한, 상기 플래쉬 메모리 셀 활성영역들(3c) 상에 터널 절연막을 형성하고, 상기 제3 및 제4 로직 트랜지스터 활성영역들(3f, 3g) 상에 고전압 게이트 절연막을 형성한다. 상기 터널 절연막 및 상기 게이트 절연막들은 서로 다른 두께를 갖도록 형성될 수 있다.
상기 터널 절연막 및 게이트 절연막들을 갖는 기판 상에 하부 게이트 도전막을 형성하고, 상기 하부 도전막을 패터닝하여 상기 플래쉬 메모리 셀 활성영역들(3c) 사이의 상기 소자분리막(3)을 노출시키는 개구부들(도 1의 20)을 형성한다. 상기 개구부들(20)을 갖는 기판 상에 게이트 층간절연막 및 상부 게이트 도전막을 차례로 형성한다. 상기 상부 게이트 도전막 상에 캐핑 절연막을 추가로 형성할 수 있다. 상기 캐핑 절연막, 상부 게이트 도전막, 게이트 층간절연막, 하부 게이트 도전막을 연속적으로 패터닝하여 상기 에스램 셀 활성영역, 상기 플래쉬 메모리 셀 활성영역 및 상기 로직 트랜지스터 활성영역의 상부를 각각 가로지르는 에스램 셀 게이트 패턴들, 플래쉬 메모리 셀 게이트 패턴들(26p) 및 로직 게이트 패턴들을 형성한다. 상기 게이트 패턴들을 형성하는 동안 상기 터널 절연막 및 상기 게이트 절연막들이 추가로 식각되어 상기 활성영역들(3a, 3b, 3c, 3d, 3e, 3f, 3g)이 노출될 수 있다. 또한, 상기 플래쉬 메모리 셀 영역(B)이 낸드형 플래쉬 메모리 셀 영역에 해당하는 경우에, 상기 게이트 패턴들을 형성하는 동안 상기 플래쉬 메모리 셀 활성영역들(3c)의 상부를 가로지르는 스트링 선택 게이트 패턴(26s) 및 접지 선택 게이트 패턴(26g)이 형성될 수 있다. 상기 플래쉬 메모리 셀 게이트 패턴들(26p)은 상기 스트링 선택 게이트 패턴(26s) 및 상기 접지 선택 게이트 패턴(26g) 사이에 위치한다.
상기 에스램 셀 게이트 패턴들은 상기 억세스/구동 트랜지스터 활성영역의 제1 및 제2 지점들의 상부를 가로지르는 억세스 게이트 패턴(26a), 상기 제1 및 제2 지점들 사이의 상기 억세스/구동 트랜지스터 활성영역(3a) 및 상기 부하 트랜지 스터 활성영역(3b)의 상부를 가로지르는 제1 공통 게이트 패턴(26c') 및 상기 제1 공통 게이트 패턴(26c') 및 상기 제2 지점 사이의 상기 억세스/구동 트랜지스터 활성영역(3a) 및 상기 부하 트랜지스터 활성영역(3b)의 상부를 가로지르는 제2 공통 게이트 패턴(26c")을 포함할 수 있다. 상기 억세스 게이트 패턴(26a)은 차례로 적층된 메인 억세스 게이트 전극(19ma) 및 더미 억세스 게이트 전극(23da)을 구비하도록 형성될 수 있다. 또한, 상기 제1 공통 게이트 패턴(26c')은 차례로 적층된 제1 메인 공통 게이트 전극(19mc') 및 제1 더미 공통 게이트 전극(23dc')을 구비하도록 형성될 수 있고, 상기 제2 공통 게이트 패턴(26c")은 차례로 적층된 제2 메인 공통 게이트 전극(19mc") 및 제2 더미 공통 게이트 전극(23dc")을 구비하도록 형성될 수 있다. 이에 더하여, 상기 에스램 셀 게이트 패턴들(26a, 26c', 26c")의 각각은 상기 활성영역들(3a, 3b) 및 상기 메인 게이트 전극들(19ma, 19mc', 19mc") 사이에 개재된 에스램 게이트 절연막 패턴(17s), 상기 메인 게이트 전극들(19ma, 19mc', 19mc") 및 상기 더미 게이트 전극들(23da, 23dc', 23dc") 사이에 개재된 게이트 층간절연막 패턴(21), 및 상기 더미 게이트 전극들(23da, 23dc', 23dc") 상의 캐핑 절연막 패턴(25c)을 더 포함할 수 있다.
상기 플래쉬 메모리 셀 게이트 패턴들(26p)의 각각은 상기 플래쉬 메모리 셀 활성영역들(3c)의 상부를 가로지르는 제어게이트 전극(23c) 및 상기 제어게이트 전극(23c) 및 상기 플래쉬 메모리 셀 활성영역(3c) 사이에 개재된 부유 게이트(19f)를 구비하도록 형성된다. 이에 더하여, 상기 플래쉬 메모리 셀 게이트 패턴들(26p)의 각각은 상기 부유 게이트들(19f) 및 상기 플래쉬 메모리 셀 활성영역들(3c) 사 이의 터널 절연막 패턴(17t), 상기 부유 게이트들(19f) 및 상기 제어게이트 전극(23c) 사이의 게이트 층간절연막 패턴(21), 및 상기 제어게이트 전극(23c) 상의 캐핑 절연막 패턴(25c)을 더 포함할 수 있다.
상기 스트링 선택 게이트 패턴(26s)은 차례로 적층된 메인 스트링 선택 게이트 전극(19ms) 및 더미 스트링 선택 게이트 전극(23ds)을 구비하도록 형성될 수 있고, 상기 접지 선택 게이트 패턴(26g)은 차례로 적층된 메인 접지 선택 게이트 전극(19mg) 및 더미 접지 선택 게이트 전극(23dg)을 구비하도록 형성될 수 있다. 상기 선택 게이트 패턴들(26s, 26g) 역시 상기 메인 선택 게이트 전극들(19ms, 19mg) 및 상기 플래쉬 메모리 셀 활성영역들(3c) 사이의 터널 절연막 패턴들(17t), 상기 메인 선택 게이트 전극들(19ms, 19mg) 및 상기 더미 선택 게이트 전극들(23ds, 23dg) 사이의 게이트 층간절연막 패턴들(21), 및 상기 더미 선택 게이트 전극들(23ds, 23dg) 상의 캐핑 절연막 패턴들(25c)을 더 포함할 수 있다.
상기 로직 게이트 패턴들은 상기 제1 내지 제4 로직 트랜지스터 활성영역들(3d, 3e, 3f, 3g)의 상부를 각각 가로지르는 제1 엔모스 게이트 패턴(26n'), 제1 피모스 게이트 패턴(26p'), 제2 엔모스 게이트 패턴(26n") 및 제2 피모스 게이트 패턴(26p")을 포함할 수 있다. 상기 제1 엔모스 게이트 패턴(26n')은 차례로 적층된 제1 메인 엔모스 게이트 전극(19mn') 및 제1 더미 엔모스 게이트 전극(23dn')을 구비하도록 형성되고, 상기 제1 피모스 게이트 패턴(26p')은 차례로 적층된 제1 메인 피모스 게이트 전극(19mp') 및 제1 더미 피모스 게이트 전극(23dp')을 구비하도록 형성된다. 또한, 상기 제2 엔모스 게이트 패턴(26n")은 차례로 적층된 제2 메인 엔모스 게이트 전극(19mn") 및 제2 더미 엔모스 게이트 전극(23dn")을 구비하도록 형성되고, 상기 제2 피모스 게이트 패턴(26p")은 차례로 적층된 제2 메인 피모스 게이트 전극(19mp") 및 제2 더미 피모스 게이트 전극(23dp")을 구비하도록 형성된다.
이에 더하여, 상기 제1 게이트 패턴들(26n', 26p')은 상기 제1 메인 게이트 전극들(19mn', 19mp') 및 상기 제1 및 제2 로직 트랜지스터 활성영역들(3d, 3e) 사이의 저전압 게이트 절연막 패턴들(17'), 상기 제1 메인 게이트 전극들(19mn', 19mp') 및 상기 제1 더미 게이트 전극들(23dn', 23dp') 사이의 게이트 층간절연막 패턴들(21), 및 상기 제1 더미 게이트 전극들(23dn', 23dp') 상의 캐핑 절연막 패턴들(25c)을 더 포함할 수 있다. 이와 마찬가지로, 상기 제2 게이트 패턴들(26n", 26p")은 상기 제2 메인 게이트 전극들(19mn", 19mp") 및 상기 제3 및 제4 로직 트랜지스터 활성영역들(3f, 3g) 사이의 고전압 게이트 절연막 패턴들(17"), 상기 제2 메인 게이트 전극들(19mn", 19mp") 및 상기 제2 더미 게이트 전극들(23dn", 23dp") 사이의 게이트 층간절연막 패턴들(21), 및 상기 제2 더미 게이트 전극들(23dn", 23dp") 상의 캐핑 절연막 패턴들(25c)을 더 포함할 수 있다. 상기 고전압 게이트 절연막 패턴들(17")은 상기 저전압 게이트 절연막(17')보다 두꺼울 수 있다.
도 1, 도 6a, 도 6b 및 도 6c를 참조하면, 상기 게이트 패턴들(26a', 26c', 26c", 26s, 26p, 26g, 26n', 26p', 26n", 26p")에 인접한 상기 활성영역들(3a, 3b, 3c, 3d, 3e, 3f, 3g) 내에 통상의 방법을 사용하여 N형 소오스/드레인 영역들 및 P형 소오스/드레인 영역들과 같은 불순물 영역들을 형성한다. 상기 불순물 영역들은 엘디디 영역들(lightly-doped drain regions)을 갖도록 형성될 수 있다. 이 경우에, 상기 게이트 패턴들(26a', 26c', 26c", 26s, 26p, 26g, 26n', 26p', 26n", 26p")의 측벽들 상에 스페이서들(33)이 형성될 수 있다. 즉, 상기 포켓 P웰 영역들(11a, 11b, 11c) 내에 N형의 고농도 불순물 영역들(35)이 형성될 수 있고, 상기 스페이서들(33)의 하부의 상기 포켓 P웰 영역들(11a, 11b, 11c) 내에 상기 N형의 고농도 불순물 영역들(35)에 접하는 N형의 저농도 불순물 영역들(29)이 형성될 수 있다. 이와 마찬가지로, 상기 얕은 N웰들(15a, 15c) 내에 P형의 고농도 불순물 영역들(37)이 형성될 수 있고, 상기 스페이서들(33)의 하부의 상기 얕은 N웰들(15a, 15c) 내에 상기 P형의 고농도 불순물 영역들(37)에 접하는 P형의 저농도 불순물 영역들(31)이 형성될 수 있다.
한편, 상기 제3 로직 트랜지스터 활성영역(3f) 내에는 상기 N형의 불순물 영역들(29, 35)보다 깊은 다른 N형의 불순물 영역들(도시하지 않음)이 형성될 수 있고, 상기 제4 로직 트랜지스터 활성영역(3g) 내에는 상기 P형의 불순물 영역들(31, 37)보다 깊은 다른 P형의 불순물 영역들(도시하지 않음)이 형성될 수 있다.
결과적으로, 상기 억세스 게이트 패턴(26a) 및 상기 억세스/구동 트랜지스터 활성영역(3a)의 교차점들에 각각 제1 및 제2 억세스 트랜지스터들이 형성되고, 상기 제1 및 제2 공통 게이트 패턴들(26c', 26c") 및 상기 억세스/구동 트랜지스터 활성영역(3a)의 교차점들에 각각 제1 및 제2 구동 트랜지스터들이 형성되고, 상기 제1 및 제2 공통 게이트 패턴들(26c', 26c") 및 상기 부하 트랜지스터 활성영역(3b)의 교차점들에 각각 제1 및 제2 부하 트랜지스터들이 형성된다. 또한, 상기 플 래쉬 메모리 셀 게이트 패턴들(26p) 및 상기 플래쉬 메모리 셀 활성영역들(3c)의 교차점들에 플래쉬 메모리 셀들이 형성되고, 상기 스트링 선택 게이트 패턴(26s) 및 상기 플래쉬 메모리 셀 활성영역들(3c)의 교차점들에 스트링 선택 트랜지스터들이 형성되고, 상기 접지 선택 게이트 패턴(26g) 및 상기 플래쉬 메모리 셀 활성영역들(3c)의 교차점들에 접지 선택 트랜지스터들이 형성된다. 이에 더하여, 상기 제1 엔모스 게이트 패턴(26n') 및 상기 제1 로직 트랜지스터 활성영역(3d)의 교차점에 저전압 엔모스 트랜지스터가 형성되고, 상기 제1 피모스 게이트 패턴(26p') 및 상기 제2 로직 트랜지스터 활성영역(3e)의 교차점에 저전압 피모스 트랜지스터가 형성된다. 이와 마찬가지로, 상기 제2 엔모스 게이트 패턴(26n") 및 상기 제3 로직 트랜지스터 활성영역(3f)의 교차점에 고전압 엔모스 트랜지스터가 형성되고, 상기 제2 피모스 게이트 패턴(26p") 및 상기 제4 로직 트랜지스터 활성영역(3g)의 교차점에 고전압 피모스 트랜지스터가 형성된다. 상기 고전압 엔모스 트랜지스터는 상기 제3 로직 트랜지스터 활성영역(3f) 내에 채널 이온주입 공정을 적절히 실시함으로써 증가형(enhancement type) 모스 트랜지스터 또는 공핍형(depletion type) 모스 트랜지스터의 특성을 갖도록 형성될 수 있다.
도 1, 도 7a, 도 7b 및 도 7c를 참조하면, 상기 캐핑 절연막 패턴들(25c), 상기 제1 및 제2 더미 공통 게이트 전극들(23dc', 23dc") 및 상기 게이트 층간절연막 패턴들(21)을 식각하여 상기 제1 메인 공통 게이트 전극(19mc')의 일 부분 및 상기 제2 메인 공통 게이트 전극(19mc")의 일 부분을 각각 노출시키는 제1 및 제2 노드 버팅 콘택영역들(39n', 39n")을 형성한다. 상기 노드 버팅 콘택영역들(39n', 39n")을 형성하는 동안 상기 메인 억세스 게이트 전극(19ma)의 일 부분, 상기 메인 스트링 선택 게이트 전극(19ms)의 일 부분, 상기 메인 접지 선택 게이트 전극(19mg)의 일 부분, 상기 제1 메인 엔모스 게이트 전극(19mn')의 일 부분, 상기 제1 메인 피모스 게이트 전극(19mp')의 일 부분, 상기 제2 메인 엔모스 게이트 전극(19mn")의 일 부분 및 상기 제2 피모스 게이트 전극(19mp")의 일 부분을 노출시키는 버팅 콘택 영역들(39g)이 형성될 수 있다.
도 1, 도 8a, 도 8b 및 도 8c를 참조하면, 상기 버팅 콘택영역들(39n', 39n", 39g)이 형성된 기판 상에 제1 하부 층간절연막(43)을 형성한다. 상기 제1 하부 층간절연막(43)을 형성하기 전에 상기 제1 하부 층간절연막(43)에 대하여 식각 선택비를 갖는 하부 식각저지막(41)을 추가로 형성할 수 있다. 상기 제1 하부 층간절연막(43) 및 상기 하부 식각저지막(41)을 패터닝하여 상기 접지 선택 게이트 패턴(26g)에 인접하고 상기 스트링 선택 게이트 패턴(26s)의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역들(3c) 내의 상기 N형의 고농도 불순물 영역들을 노출시키는 슬릿형의 공통 소오스라인 콘택홀을 형성한다. 이어서, 상기 공통 소오스라인 콘택홀을 채우는 공통 소오스 라인(45cs)을 형성한다.
상기 공통 소오스 라인(45cs)을 갖는 기판 상에 제2 하부 층간절연막(47)을 형성한다. 상기 하부 식각저지막(41) 및 상기 제1 및 제2 하부 층간절연막들(43, 47)은 하부 층간절연막(48)을 구성한다. 상기 제1 및 제2 하부 층간절연막들(43, 47)을 실리콘 산화막과 같은 절연막으로 형성하는 경우에, 상기 하부 식각저지막(41)은 실리콘 산질화막 또는 실리콘 질화막으로 형성할 수 있다.
도 1, 도 9a, 도 9b 및 도 9c를 참조하면, 상기 하부 층간절연막(48)을 패터닝하여 상기 스트링 선택 게이트 패턴(26s)에 인접하고 상기 접지 선택 게이트 패턴(26g)의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역들(3c)을 노출시키는 비트라인 콘택홀들(47b)을 형성한다. 이어서, 상기 비트라인 콘택홀들(47b)을 채우는 비트라인 콘택 플러그들(49b)을 형성한다. 상기 비트라인 콘택 플러그들(49b)은 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 비트라인 콘택 플러그들(49b)을 갖는 기판 상에 절연막(53)을 형성한다. 상기 절연막(53)을 형성하기 전에 상기 절연막(53)에 대하여 식각 선택비를 갖는 상부 식각저지막(51)을 형성할 수 있다. 상기 절연막(53)을 실리콘 산화막으로 형성하는 경우에, 상기 상부 식각저지막(51)은 실리콘 산질화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 상부 식각저지막(51) 및 상기 절연막(53)은 몰딩막(54)을 구성한다.
도 1, 도 10a, 도 10b 및 도 10c를 참조하면, 상기 몰딩막(54)을 패터닝하여 상기 에스램 셀 영역(A), 상기 플래쉬 메모리 셀 영역(B) 및 상기 로직회로 영역(C) 내에 복수개의 그루브들을 형성한다. 특히, 상기 플래쉬 메모리 셀 영역(B) 내의 상기 그루브들은 상기 비트라인 콘택 플러그들(49b)을 노출시키고 상기 플래쉬 메모리 셀 게이트 패턴들(26p) 및 상기 선택 게이트 패턴들(26s, 26g)의 상부를 가로지르도록 형성될 수 있다.
계속해서, 상기 그루브들에 의해 노출된 상기 하부 층간절연막(48)의 소정영역들을 선택적으로 식각하여 상기 에스램 셀 영역(A) 내에 제1 및 제2 하부 비트라인 콘택홀들(48b', 48b"), 제1 내지 제6 노드 콘택홀들(48na, 48pa, 48nb, 48pb, 48n', 48n"), 에스램 셀 접지선 콘택홀(48s), 에스램 셀 전원선 콘택홀(48c) 및 워드라인 콘택홀(48w)을 형성하고, 상기 플래쉬 메모리 셀 영역(B) 내에 스트링 선택 게이트 배선 콘택홀(48ss), 제어게이트 배선 콘택홀들(48p), 접지 선택 게이트 배선 콘택홀(48gs) 및 상부 공통 소오스 라인 콘택홀(48cs)을 형성하고, 상기 로직회로 영역(C) 내에 상기 제1 내지 제4 로직 게이트 배선 콘택홀들(48ng', 48pg', 48ng", 48pg")을 형성한다.
상기 제1 및 제2 하부 비트라인 콘택홀들(48b', 48b")은 각각 상기 억세스 게이트 패턴(26a)에 인접한 상기 억세스/구동 트랜지스터 활성영역(3a)의 양 단들 내의 상기 N형의 고농도 불순물 영역들(35)을 노출시키도록 형성되고, 상기 에스램 셀 접지선 콘택홀(48s)은 상기 제1 및 제2 공통 게이트 패턴들(26c', 26c") 사이의 상기 억세스/구동 트랜지스터 활성영역(3a) 내의 상기 N형 고농도 불순물 영역(35)을 노출시키도록 형성되고, 상기 에스램 셀 전원선 콘택홀(48c)은 상기 제1 및 제2 공통 게이트 패턴들(26c', 26c") 사이의 상기 부하 트랜지스터 활성영역(3b) 내의 상기 P형 고농도 불순물 영역(37)을 노출시키도록 형성된다. 또한, 상기 제1 및 제2 노드 콘택홀들(48na, 48pa)은 각각 상기 제1 공통 게이트 패턴(26c')에 인접하고 상기 접지선 콘택홀(48s)의 반대편에 위치한 상기 억세스/구동 트랜지스터 활성영역(3a) 내의 상기 N형 고농도 불순물 영역(35) 및 상기 제1 공통 게이트 패턴(26c')에 인접하고 상기 전원선 콘택홀(48c)의 반대편에 위치한 상기 부하 트랜지스터 활성영역(3b) 내의 상기 P형 고농도 불순물 영역(37)을 노출시키도록 형성되고, 상기 제3 및 제4 노드 콘택홀들(48nb, 48pb)은 각각 상기 제2 공통 게이트 패 턴(26c")에 인접하고 상기 접지선 콘택홀(48s)의 반대편에 위치한 상기 억세스/구동 트랜지스터 활성영역(3a) 내의 상기 N형 고농도 불순물 영역(35) 및 상기 제2 공통 게이트 패턴(26c")에 인접하고 상기 전원선 콘택홀(48c)의 반대편에 위치한 상기 부하 트랜지스터 활성영역(3b) 내의 상기 P형 고농도 불순물 영역(37)을 노출시키도록 형성된다. 또한, 상기 제5 및 제6 노드 콘택홀들(48n', 48n")은 각각 상기 제1 및 제2 노드 버팅 콘택영역들(39n', 39n")을 통하여 상기 제1 및 제2 메인 공통 게이트 전극들(19mc', 19mc")을 노출시키도록 형성되고, 상기 워드라인 콘택홀(48w)은 상기 메인 억세스 게이트 전극(19ma)을 노출시키도록 형성된다.
이에 더하여, 상기 스트링 선택 게이트 배선 콘택홀(48ss)은 상기 메인 스트링 선택 게이트 전극(19ms)을 노출시키도록 형성되고, 상기 접지 선택 게이트 배선 콘택홀(48gs)은 상기 메인 접지 선택 게이트 전극(19mg)을 노출시키도록 형성된다. 또한, 상기 제어게이트 배선 콘택홀들(48p)은 상기 제어게이트 전극들(23c)을 노출시키도록 형성되고, 상기 상부 공통 소오스 라인 콘택홀(48cs)은 상기 공통 소오스 라인(45cs)을 노출시키도록 형성된다. 상기 플래쉬 메모리 비트라인 콘택 플러그(49b)를 형성하는 공정을 생략하는 경우에, 상기 콘택홀들(48ss, 48gs, 48p, 48cs)을 형성하는 동안 상기 플래쉬 메모리 비트라인 콘택홀들(47b)이 형성될 수 있다.
더 나아가서, 상기 제1 내지 제4 로직 게이트 배선 콘택홀들(48ng', 48pg', 48ng", 48pg")은 각각 상기 제1 메인 엔모스 게이트 전극(19mn'), 제1 메인 피모스 게이트 전극(19mp'), 제2 메인 엔모스 게이트 전극(19mn") 및 제2 메인 피모스 게이트 전극(19mp")을 노출시키도록 형성된다.
계속해서, 상기 그루브들 및 상기 콘택홀들을 갖는 기판 상에 텅스텐막과 같은 도전막을 형성하고, 상기 몰딩막(54)이 노출될 때까지 상기 도전막을 평탄화시키어 상기 에스램 셀 영역(A) 내에 에스램 셀 국부배선들(SRAM cell local interconnections)을 형성하고, 상기 플래쉬 메모리 셀 영역(B) 내에 플래쉬 메모리 비트라인들(55b), 스트링 선택 게이트 배선(55ss), 접지 선택 게이트 배선(55gs), 제어게이트 배선들(55p) 및 상부 공통 소오스 라인(55cs)을 형성하고, 상기 로직회로 영역(C) 내에 로직 게이트 배선들을 형성한다.
상기 에스램 셀 국부배선들은 상기 제1 및 제2 하부 비트라인 콘택홀들(48b', 48b")을 통하여 상기 N형의 고농도 불순물 영역들(35)에 전기적으로 접속된 제1 및 제2 비트라인 콘택 패드들(55b', 55b"), 상기 제1, 제2 및 제6 노드 콘택홀들(48na, 48pa, 48n")을 통하여 상기 제1 공통 게이트 패턴(26c')에 인접한 제1 노드 불순물 영역들(35, 37)을 상기 제2 메인 공통 게이트 전극(19mc")에 전기적으로 접속시키는 제1 노드 배선(55i'), 및 상기 제3, 제4 및 제5 노드 콘택홀들(48nb, 48pb, 48n')을 통하여 상기 제2 공통 게이트 패턴(26c")에 인접한 제2 노드 불순물 영역들(35, 37)을 상기 제1 메인 공통 게이트 전극(19mc')에 전기적으로 접속시키는 제2 노드 배선(55i")을 포함할 수 있다. 이에 더하여, 상기 에스램 셀 국부배선들은 상기 에스램 셀 접지선 콘택홀(48s)을 통하여 상기 제1 및 제2 공통 게이트 패턴들(26c', 26c") 사이의 상기 억세스/구동 트랜지스터 활성영역(3a)에 전기적으로 접속된 접지선(55s), 상기 에스램 셀 전원선 콘택홀(48c)을 통하여 상기 제1 및 제2 공통 게이트 패턴들(26c', 26c") 사이의 상기 부하 트랜지스터 활성영역(3b)에 전기적으로 접속된 전원선(55c), 및 상기 워드라인 콘택홀(48w)을 통하여 상기 메인 억세스 게이트 전극(19ma)에 전기적으로 접속된 워드라인 배선(55w)을 포함할 수 있다. 상기 전원선(55c) 및 접지선(55s)은 상기 억세스 게이트 패턴(26a)에 평행하도록 형성될 수 있다.
상기 플래쉬 메모리 비트라인들(55b)은 각각 상기 비트라인 콘택 플러그들(49b)에 접촉하도록 형성되고, 상기 스트링 선택 게이트 배선(48ss)은 상기 메인 스트링 선택 게이트 전극(19ms)에 접촉하도록 형성되고, 상기 접지 선택 게이트 배선(48gs)은 상기 메인 접지 선택 게이트 전극(19mg)에 접촉하도록 형성된다. 또한, 상기 제어게이트 배선들(55p)은 각각 상기 제어게이트 전극들(23c)에 접촉하도록 형성되고, 상기 상부 공통 소오스 라인(55cs)은 상기 상부 공통 소오스 라인 콘택홀(48cs)을 통하여 상기 공통 소오스 라인(45cs)에 접촉하도록 형성된다.
상기 로직 게이트 배선들은 상기 제1 내지 제4 로직 게이트 배선 콘택홀들(48ng', 48pg', 48ng", 48pg")을 통하여 상기 제1 메인 엔모스 게이트 전극(19mn'), 상기 제1 메인 피모스 게이트 전극(19mp'), 상기 제2 메인 엔모스 게이트 전극(19mn") 및 상기 제2 메인 피모스 게이트 전극(19mp")에 각각 전기적으로 접속된 제1 내지 제4 로직 게이트 배선들(55ng', 55pg', 55ng", 55pg")을 포함할 수 있다. 상기 제1 내지 제4 로직 게이트 배선들(55ng', 55pg', 55ng", 55pg")은 패드 형태(pad shape)를 갖도록 형성될 수 있다.
상기 에스램 셀 국부배선들, 상기 플래쉬 메모리 비트라인들(55b) 및 상기 로직 게이트 배선들(55ng', 55pg', 55ng", 55pg")을 갖는 기판 상에 중간 층간절연 막(57)을 형성한다.
도 1, 도 11a, 도 11b 및 도 11c를 참조하면, 상기 중간 층간절연막(57)을 패터닝하여 상기 제1 및 제2 비트라인 콘택 패드들(55b', 55b")을 각각 노출시키는 제1 및 제2 상부 비트라인 콘택홀들(57b', 57b")을 형성한다. 상기 상부 비트라인 콘택홀들(57b', 57b")을 형성하는 동안, 상기 에스램 셀 전원선(55c), 상기 에스램 셀 접지선(55s), 상기 상부 공통 소오스 라인(55cs) 및 상기 제1 내지 제4 로직 게이트 배선들(55ng', 55pg', 55ng", 55pg")을 노출시키는 콘택홀들이 형성될 수 있다.
상기 상부 비트라인 콘택홀들(57b', 57b")을 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 제1 및 제2 비트라인 콘택 패드들(55b', 55b")에 각각 전기적으로 접속된 제1 및 제2 에스램 셀 비트라인들(59b', 59b")을 형성한다. 상기 에스램 셀 비트라인들(59b', 59b")은 상기 억세스 게이트 패턴(26a)의 상부를 가로지르도록 형성될 수 있다. 상기 에스램 셀 비트라인들(59b', 59b")을 형성하는 동안, 상기 에스램 셀 전원선(55c), 상기 에스램 셀 접지선(55s), 상기 상부 공통 소오스 라인(55cs) 및 상기 제1 내지 제4 로직 게이트 배선들(55ng', 55pg', 55ng", 55pg")에 각각 전기적으로 접속된 상부 전원선(59c), 상부 접지선(59s), 플래쉬 메모리 셀 접지선(59cs) 및 제1 내지 제4 상부 로직 게이트 배선들(59n', 59p', 59n", 59p")이 형성될 수 있다. 또한, 상기 에스램 셀 비트라인들(59b', 59b")을 형성하는 동안, 상기 로직회로 영역(C) 내의 상기 중간 층간절연막(57) 상에 로직 신호선들(logic signal lines; 59i)이 형성될 수도 있다. 상기 에스램 셀 비트라인들(59b', 59b")을 갖는 기판 상에 상부 층간절연막(61)을 형성한다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 상부 층간절연막(61) 상에 전력 공급선들(power supply lines; 63s, 63c) 및 금속 패드들(도시하지 않음)을 형성하고, 상기 전력 공급선들(63s, 63c) 및 금속 패드들(도시하지 않음)을 갖는 기판 상에 패시베이션막(68)을 형성한다. 상기 패시베이션막(68)은 하부 패시베이션막(65) 및 상부 패시베이션막(67)을 차례로 적층시키어 형성할 수 있다. 상기 하부 패시베이션막(65)은 실리콘 산화막으로 형성할 수 있고, 상기 상부 패시베이션막(67)은 실리콘 질화막으로 형성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 상기 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 셀들을 형성하는 공정을 사용하여 상기 플래쉬 메모리 셀들은 물론 에스램 셀들 및 로직 트랜지스터들을 형성할 수 있다. 따라서, 적어도 두가지의 다른 메모리 셀들을 갖는 임베디드 반도체 집적회로 소자의 제조 공정의 효율성(efficiency)을 개선시킬 수 있다.

Claims (47)

  1. 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판;
    상기 기판의 소정영역에 형성되어 상기 에스램 셀 영역, 상기 플래쉬 메모리 셀 영역 및 상기 로직 회로 영역 내에 각각 에스램 셀 활성영역, 플래쉬 메모리 셀 활성영역 및 로직 트랜지스터 활성영역을 한정하는 소자분리막;
    상기 에스램 셀 활성영역의 상부를 가로지르되, 차례로 적층된 메인 에스램 셀 게이트 전극 및 더미 에스램 셀 게이트 전극을 갖는 에스램 셀 게이트 패턴;
    상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비하는 플래쉬 메모리 셀 게이트 패턴; 및
    상기 로직 트랜지스터 활성영역의 상부를 가로지르되, 차례로 적층된 메인 로직 게이트 전극 및 더미 로직 게이트 전극을 갖는 로직 게이트 패턴을 포함하는 반도체 집적회로 소자.
  2. 제 1 항에 있어서,
    상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르고 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 배치된 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴을 더 포함하되, 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스 트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 포함하고, 상기 접지 선택 게이트 패턴은 차례로 적층된 메인 접지 선택 게이트 전극 및 더미 접지 선택 게이트 전극을 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  3. 제 2 항에 있어서,
    상기 게이트 패턴들은 메인 게이트 전극들 및 상기 더미 게이트 전극들 사이와 상기 부유 게이트 및 상기 제어게이트 전극 사이에 개재된 게이트 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  4. 제 3 항에 있어서,
    상기 게이트 패턴들을 갖는 기판 상에 차례로 적층된 하부 층간절연막 및 몰딩막을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  5. 제 4 항에 있어서,
    상기 에스램 셀 영역 내의 상기 몰딩막 내에 제공된 에스램 셀 국부 배선(SRAM cell local interconnection)을 더 포함하되, 상기 에스램 셀 국부 배선은 상기 하부 층간절연막, 상기 더미 에스램 셀 게이트 전극 및 상기 게이트 층간절연막을 관통하여 상기 메인 에스램 셀 게이트 전극과 접촉하는 것을 특징으로 하는 반도체 집적회로 소자.
  6. 제 4 항에 있어서,
    상기 플래쉬 메모리 셀 영역 내의 상기 몰딩막 내에 제공된 플래쉬 메모리 비트라인을 더 포함하되, 상기 플래쉬 메모리 비트라인은 상기 하부 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  7. 제 4 항에 있어서,
    상기 플래쉬 메모리 셀 영역 내의 상기 몰딩막 내에 제공된 스트링 선택 게이트 배선 및 접지 선택 게이트 배선을 더 포함하되, 상기 스트링 선택 게이트 배선은 상기 하부 층간절연막, 상기 더미 스트링 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 스트링 선택 게이트 배선 콘택홀을 통하여 상기 메인 스트링 선택 게이트 전극에 전기적으로 접속되고 상기 접지 선택 게이트 배선은 상기 하부 층간절연막, 상기 더미 접지 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 접지 선택 게이트 배선 콘택홀들을 통하여 상기 메인 접지 선택 게이트 전극에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  8. 제 4 항에 있어서,
    상기 로직 회로 영역 내의 상기 몰딩막 내에 제공된 로직 게이트 배선을 더 포함하되, 상기 로직 게이트 배선은 상기 하부 층간절연막, 상기 더미 로직 게이트 전극 및 상기 게이트 층간절연막을 관통하는 로직 게이트 배선 콘택홀을 통하여 상 기 메인 로직 게이트 전극에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  9. 제 4 항에 있어서,
    상기 몰딩막 상의 중간 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  10. 제 9 항에 있어서,
    상기 에스램 셀 영역 내의 상기 중간 층간절연막 상에 에스램 셀 비트라인을 더 포함하되, 상기 에스램 셀 비트라인은 상기 에스램 셀 활성영역에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  11. 제 9 항에 있어서,
    상기 에스램 셀 영역 내의 상기 중간 층간절연막 상에 상부 전원선 및 상부 접지선을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  12. 제 9 항에 있어서,
    상기 플래쉬 메모리 셀 영역 내의 상기 중간 층간절연막 상에 접지선을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  13. 제 9 항에 있어서,
    상기 로직 회로 영역 내의 상기 중간 층간절연막 상에 로직 신호선들(logic signal lines)을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  14. 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판;
    상기 기판의 소정영역에 형성되어 상기 에스램 셀 영역 내의 억세스/구동 트랜지스터 활성영역 및 부하 트랜지스터 활성영역, 상기 플래쉬 메모리 셀 영역 내의 플래쉬 메모리 셀 활성영역, 및 상기 로직 회로 영역 내의 제1 내지 제4 로직 트랜지스터 활성영역들을 한정하는 소자분리막;
    상기 억세스/구동 트랜지스터 활성영역의 제1 및 제2 지점들(portions)의 상부를 가로지르되, 차례로 적층된 메인 억세스 게이트 전극 및 더미 억세스 게이트 전극을 갖는 억세스 게이트 패턴;
    상기 제1 및 제2 지점들 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가로지르되, 차례로 적층된 제1 메인 공통 게이트 전극 및 제1 더미 공통 게이트 전극을 갖는 제1 공통 게이트 패턴;
    상기 제1 공통 게이트 패턴 및 상기 제2 지점 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가르지르되, 차례로 적층된 제2 메인 공통 게이트 전극 및 제2 더미 공통 게이트 전극을 갖는 제2 공통 게이트 패턴;
    상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비하는 플래쉬 메모리 셀 게이트 패턴;
    상기 제1 로직 트랜지스터 활성영역의 상부를 가로지르되, 차례로 적층된 제1 메인 엔모스 게이트 전극 및 제1 더미 엔모스 게이트 전극을 갖는 제1 엔모스 게이트 패턴;
    상기 제2 로직 트랜지스터 활성영역의 상부를 가로지르되, 차례로 적층된 제1 메인 피모스 게이트 전극 및 제1 더미 피모스 게이트 전극을 갖는 제1 피모스 게이트 패턴;
    상기 제3 로직 트랜지스터 활성영역의 상부를 가로지르되, 차례로 적층된 제2 메인 엔모스 게이트 전극 및 제2 더미 엔모스 게이트 전극을 갖는 제2 엔모스 게이트 패턴; 및
    상기 제4 로직 트랜지스터 활성영역의 상부를 가로지르되, 차례로 적층된 제2 메인 피모스 게이트 전극 및 제2 더미 피모스 게이트 전극을 갖는 제2 피모스 게이트 패턴을 포함하는 반도체 집적회로 소자.
  15. 제 14 항에 있어서,
    상기 에스램 셀 영역의 상기 기판 내에 제공된 제1 깊은 N웰;
    상기 플래쉬 메모리 셀 영역의 상기 기판 내에 제공된 제2 깊은 N웰;
    상기 기판 내에 제공되어 제4 로직 트랜지스터 활성영역을 둘러싸는 제3 깊 은 N웰;
    상기 제1 깊은 N웰 내에 제공되어 상기 억세스/구동 트랜지스터 활성영역을 둘러싸는 제1 포켓 P웰;
    상기 제2 깊은 N웰 내에 제공되어 상기 플래쉬 메모리 셀 활성영역을 둘러싸는 제2 포켓 P웰; 및
    상기 기판 내에 제공되어 상기 제1 로직 트랜지스터 활성영역을 둘러싸는 제3 포켓 P웰을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  16. 제 15 항에 있어서,
    상기 제1 깊은 N웰 내에 제공되어 상기 부하 트랜지스터 활성영역을 둘러싸는 제1 얕은 N웰; 및
    상기 기판 내에 제공되어 상기 제2 로직 트랜지스터 활성영역을 둘러싸는 제2 얕은 N웰을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  17. 제 14 항에 있어서,
    상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르고 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 배치된 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴을 더 포함하되, 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 포함하고, 상기 접지 선택 게이트 패턴은 차례로 적층된 메인 접지 선택 게이트 전극 및 더미 접지 선택 게이트 전극을 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  18. 제 17 항에 있어서,
    상기 게이트 패턴들은 상기 메인 게이트 전극들 및 상기 더미 게이트 전극들 사이와 상기 부유게이트 및 상기 제어게이트 전극 사이에 개재된 게이트 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  19. 제 18 항에 있어서,
    상기 게이트 패턴들을 갖는 기판 상에 차례로 적층된 하부 층간절연막 및 몰딩막을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  20. 제 19 항에 있어서,
    상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 억세스 게이트 패턴 및 상기 제1 공통 게이트 패턴 사이의 상기 억세스/구동 트랜지스터 활성영역, 상기 제1 공통 게이트 패턴에 인접하고 상기 제2 공통 게이트 패턴의 반대편의 상기 부하 트랜지스터 활성영역, 및 상기 제2 메인 공통 게이트 전극을 서로 전기적으로 연결시키는 제1 노드 배선;
    상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 억세스 게이트 패턴 및 상기 제2 공통 게이트 패턴 사이의 상기 억세스/구동 트랜지스터 활성영역, 상기 제2 공통 게이트 패턴에 인접하고 상기 제1 공통 게이트 패턴의 반대편의 상 기 부하 트랜지스터 활성영역, 및 상기 제1 메인 공통 게이트 전극을 서로 전기적으로 연결시키는 제2 노드 배선;
    상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 억세스/구동 트랜지스터 활성영역에 전기적으로 접속된 하부 접지선;
    상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 부하 트랜지스터 활성영역에 전기적으로 접속된 하부 전원선; 및
    상기 에스램 셀 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 더미 억세스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 억세스 게이트 배선 콘택홀을 통하여 상기 메인 억세스 게이트 전극에 전기적으로 접속된 억세스 게이트 배선을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  21. 제 19 항에 있어서,
    상기 플래쉬 메모리 셀 영역의 상기 몰딩막 내에 제공된 플래쉬 메모리 비트라인을 더 포함하되, 상기 플래쉬 메모리 비트라인은 하부 층간절연막을 관통하는 비트라인 콘택홀을 통하여 상기 스트링 선택 게이트 패턴에 인접하면서 상기 접지 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  22. 제 19 항에 있어서,
    상기 플래쉬 메모리 셀 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 더미 스트링 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 스트링 선택 게이트 배선 콘택홀을 통하여 상기 메인 스트링 선택 게이트 전극에 전기적으로 접속된 스트링 선택 게이트 배선; 및
    상기 플래쉬 메모리 셀 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 더미 접지 선택 게이트 전극 및 상기 게이트 층간절연막을 관통하는 접지 선택 게이트 배선 콘택홀을 통하여 상기 메인 접지 선택 게이트 전극에 전기적으로 접속된 접지 선택 게이트 배선을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  23. 제 19 항에 있어서,
    상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제1 더미 엔모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제1 엔모스 게이트 배선 콘택홀을 통하여 상기 제1 메인 엔모스 게이트 전극에 전기적으로 접속된 제1 엔모스 게이트 배선;
    상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제1 더미 피모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제1 피모스 게이트 배선 콘택홀을 통하여 상기 제1 메인 피모스 게이트 전극에 전기적으로 접속된 제1 피모스 게이트 배선;
    상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제2 더미 엔모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제2 엔모스 게이트 배선 콘택홀을 통하여 상기 제2 메인 엔모스 게이트 전극에 전기적으로 접속된 제2 엔모스 게이트 배선; 및
    상기 로직 회로 영역의 상기 몰딩막 내에 제공되되, 상기 하부 층간절연막, 상기 제2 더미 피모스 게이트 전극 및 상기 게이트 층간절연막을 관통하는 제2 피모스 게이트 배선 콘택홀을 통하여 상기 제2 메인 피모스 게이트 전극에 전기적으로 접속된 제2 피모스 게이트 배선을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  24. 제 19 항에 있어서,
    상기 몰딩막 상의 중간 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  25. 제 24 항에 있어서,
    상기 에스램 셀 영역 내의 상기 중간 층간절연막 상에 제1 및 제2 에스램 셀 비트라인들을 더 포함하되, 상기 제1 및 제2 에스램 셀 비트라인들은 상기 억세스 게이트 패턴에 인접한 상기 억세스/구동 트랜지스터 활성영역의 양 단들에 각각 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  26. 제 24 항에 있어서,
    상기 에스램 셀 영역 내의 상기 중간 층간절연막 상에 상부 전원선 및 상부 접지선을 더 포함하되, 상기 상부 전원선은 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 부하 트랜지스터 활성영역에 전기적으로 접속되고, 상기 상부 접지선은 상기 제1 및 제2 공통 게이트 패턴들 사이의 상기 억세스/구동 트랜지스터 활성영역에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  27. 제 24 항에 있어서,
    상기 플래쉬 메모리 셀 영역 내의 상기 중간 층간절연막 상에 접지선을 더 포함하되, 상기 접지선은 상기 접지 선택 게이트 패턴에 인접하고 상기 스트링 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자.
  28. 제 24 항에 있어서,
    상기 로직 회로 영역 내의 상기 중간 층간절연막 상에 로직 신호선들(logic signal lines)을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자.
  29. 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직회로 영역을 갖는 집적회로 기판을 준비하고,
    상기 기판의 소정영역에 소자분리막을 형성하여 상기 에스램 셀 영역, 상기 플래쉬 메모리 셀 영역 및 상기 로직회로 영역 내에 각각 에스램 셀 활성영역, 플래쉬 메모리 셀 활성영역 및 로직 트랜지스터 활성영역을 한정하고,
    상기 에스램 셀 활성영역, 상기 플래쉬 메모리 셀 활성영역 및 상기 로직 트랜지스터 활성영역의 상부를 각각 가로지르는 에스램 셀 게이트 패턴, 플래쉬 메모리 셀 게이트 패턴 및 로직 게이트 패턴을 형성하는 것을 포함하되, 상기 에스램 셀 게이트 패턴은 차례로 적층된 메인 에스램 셀 게이트 전극 및 더미 에스램 셀 게이트 전극을 갖도록 형성되고, 상기 플래쉬 메모리 셀 게이트 패턴은 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극 및 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유게이트를 갖도록 형성되고, 상기 로직 게이트 패턴은 차례로 적층된 메인 로직 게이트 전극 및 더미 로직 게이트 전극을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 게이트 패턴들을 형성하는 동안 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르고 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 배치된 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴을 형성하는 것을 더 포함하되, 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 갖도록 형성되고, 상기 접지 선택 게이트 패턴은 차례로 적층된 메인 접지 선택 게이트 전극 및 더미 접지 선택 게이트 전극을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  31. 제 30 항에 있어서, 상기 게이트 패턴들을 형성하는 것은
    상기 에스램 셀 활성영역 및 상기 로직 트랜지스터 활성영역을 덮는 게이트 절연막들과 아울러서 상기 플래쉬 메모리 셀 활성영역을 덮는 터널링 절연막을 형성하고,
    상기 게이트 절연막들 및 상기 터널링 절연막을 갖는 기판 상에 하부 게이트 도전막, 게이트 층간절연막 및 상부 게이트 도전막을 차례로 형성하고,
    상기 상부 게이트 도전막, 상기 게이트 층간절연막, 상기 하부 게이트 도전막, 상기 게이트 절연막들 및 상기 터널링 절연막을 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 더미 에스램 셀 게이트 전극의 일 부분, 상기 더미 스트링 선택 게이트 전극의 일 부분, 상기 더미 접지 선택 게이트 전극의 일 부분, 상기 더미 로직 게이트 전극의 일 부분 및 상기 게이트 층간절연막을 식각하여 상기 메인 에스램 셀 게이트 전극의 일 부분, 상기 메인 스트링 선택 게이트 전극의 일 부분, 상기 메인 접지 선택 게이트 전극의 일 부분 및 상기 메인 로직 게이트 전극의 일 부분을 노출시키는 버팅 콘택 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  33. 제 32 항에 있어서,
    상기 버팅 콘택 영역들을 갖는 기판 상에 하부 층간절연막 및 몰딩막을 차례로 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  34. 제 33 항에 있어서,
    상기 몰딩막 내에 에스램 셀 국부배선, 플래쉬 메모리 비트라인, 스트링 선택 게이트 배선, 접지 선택 게이트 배선 및 로직 게이트 배선을 형성하는 것을 더 포함하되, 상기 에스램 셀 국부배선, 상기 플래쉬 메모리 비트라인, 상기 스트링 선택 게이트 배선, 상기 접지 선택 게이트 배선 및 상기 로직 게이트 배선은 각각 상기 버팅 콘택 영역들을 통하여 상기 메인 에스램 셀 게이트 전극, 상기 메인 스트링 선택 게이트 전극, 상기 메인 접지 선택 게이트 전극 및 상기 메인 로직 게이트 전극에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  35. 제 33 항에 있어서,
    상기 몰딩막 상에 중간 층간절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  36. 제 35 항에 있어서,
    상기 중간 층간절연막 상에 에스램 셀 비트라인, 플래쉬 메모리 셀 접지선 및 로직 신호선을 형성하는 것을 더 포함하되, 상기 에스램 셀 비트라인은 상기 에스램 셀 활성영역에 전기적으로 접속되고, 상기 플래쉬 메모리 셀 접지선은 상기 접지 선택 게이트 패턴에 인접하고 상기 스트링 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속되고, 상기 로직 신호선은 상기 메인 로직 게이트 전극에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  37. 에스램 셀 영역, 플래쉬 메모리 셀 영역 및 로직 회로 영역을 갖는 집적회로 기판을 준비하고,
    상기 기판의 소정영역에 소자분리막을 형성하여 상기 에스램 셀 영역 내의 억세스/구동 트랜지스터 활성영역 및 부하 트랜지스터 활성영역, 상기 플래쉬 메모리 셀 영역 내의 플래쉬 메모리 셀 활성영역, 및 상기 로직 회로 영역 내의 제1 내지 제4 로직 트랜지스터 활성영역들을 한정하고,
    상기 억세스/구동 트랜지스터 활성영역의 제1 및 제2 지점들의 상부를 가로지르는 억세스 게이트 패턴, 상기 제1 및 제2 지점들 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가로지르는 제1 공통 게이트 패턴, 상기 제1 공통 게이트 패턴 및 상기 제2 지점 사이의 상기 억세스/구동 트랜지스터 활성영역 및 상기 부하 트랜지스터 활성영역의 상부를 가로지르 는 제2 공통 게이트 패턴, 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 플래쉬 메모리 셀 활성영역 사이에 개재된 부유 게이트를 구비하는 플래쉬 메모리 셀 게이트 패턴, 상기 제1 로직 트랜지스터 활성영역의 상부를 가로지르는 제1 엔모스 게이트 패턴, 상기 제2 로직 트랜지스터 활성영역의 상부를 가로지르는 제1 피모스 게이트 패턴, 상기 제3 로직 트랜지스터 활성영역의 상부를 가로지르는 제2 엔모스 게이트 패턴, 및 상기 제4 로직 트랜지스터 활성영역의 상부를 가로지르는 제2 피모스 게이트 패턴을 형성하는 것을 포함하되,
    상기 억세스 게이트 패턴은 차례로 적층된 메인 억세스 게이트 전극 및 더미 억세스 게이트 전극을 갖도록 형성되고, 상기 제1 공통 게이트 패턴은 차례로 적층된 제1 메인 공통 게이트 전극 및 제1 더미 공통 게이트 전극을 갖도록 형성되고, 제2 공통 게이트 패턴은 차례로 적층된 제2 메인 공통 게이트 전극 및 제2 더미 공통 게이트 전극을 갖도록 형성되고, 제1 엔모스 게이트 패턴은 차례로 적층된 제1 메인 엔모스 게이트 전극 및 제1 더미 엔모스 게이트 전극을 갖도록 형성되고, 상기 제1 피모스 게이트 패턴은 차례로 적층된 제1 메인 피모스 게이트 전극 및 제1 더미 피모스 게이트 전극을 갖도록 형성되고, 상기 제2 엔모스 게이트 패턴은 차례로 적층된 제2 메인 엔모스 게이트 전극 및 제2 더미 엔모스 게이트 전극을 갖도록 형성되고, 상기 제2 피모스 게이트 패턴은 차례로 적층된 제2 메인 피모스 게이트 전극 및 제2 더미 피모스 게이트 전극을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  38. 제 37 항에 있어서,
    상기 에스램 셀 영역의 상기 기판, 상기 플래쉬 메모리 셀 영역의 상기 기판, 및 상기 로직회로 영역의 상기 기판의 제1 부분(a first portion) 내에 각각 제1 내지 제3 깊은 N웰들을 형성하고,
    상기 제1 깊은 N웰, 상기 제2 깊은 N웰 및 상기 로직회로 영역의 상기 기판의 제2 부분 내에 각각 제1 내지 제3 포켓 P웰들을 형성하고,
    상기 제1 포켓 P웰에 인접하고 상기 제1 깊은 N웰에 의해 둘러싸여진 제1 얕은 N웰 및 상기 로직회로 영역의 상기 기판의 제3 부분 내에 위치한 제2 얕은 N웰을 형성하는 것을 더 포함하되,
    상기 제1 내지 제3 포켓 P웰들은 각각 상기 억세스/구동 트랜지스터 활성영역, 상기 플래쉬 메모리 셀 활성영역 및 상기 제1 로직 트랜지스터 활성영역을 둘러싸도록 형성되고, 상기 제1 및 제2 얕은 N웰들은 각각 상기 부하 트랜지스터 활성영역 및 상기 제2 로직 트랜지스터 활성영역을 둘러싸도록 형성되고, 상기 제3 깊은 N웰은 상기 제4 로직 트랜지스터 활성영역을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 제1 내지 제3 깊은 N웰들, 상기 제1 내지 제3 포켓 P웰들, 및 상기 제1 및 제2 얕은 N웰들은 상기 소자분리막을 형성하기 전에 형성되는 것을 특징으로 하 는 반도체 집적회로 소자의 제조방법.
  40. 제 38 항에 있어서,
    상기 제1 내지 제3 깊은 N웰들, 상기 제1 내지 제3 포켓 P웰들, 및 상기 제1 및 제2 얕은 N웰들은 상기 소자분리막을 형성한 후에 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  41. 제 37 항에 있어서,
    상기 게이트 패턴들을 형성하는 동안 상기 플래쉬 메모리 셀 활성영역의 상부를 가로지르고 상기 플래쉬 메모리 셀 게이트 패턴의 양 옆에 각각 배치된 스트링 선택 게이트 패턴 및 접지 선택 게이트 패턴을 형성하는 것을 더 포함하되, 상기 스트링 선택 게이트 패턴은 차례로 적층된 메인 스트링 선택 게이트 전극 및 더미 스트링 선택 게이트 전극을 갖도록 형성되고, 상기 접지 선택 게이트 패턴은 차례로 적층된 메인 접지 선택 게이트 전극 및 더미 접지 선택 게이트 전극을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  42. 제 41 항에 있어서, 상기 게이트 패턴들을 형성하는 것은
    상기 에스램 셀 활성영역 및 상기 로직 트랜지스터 활성영역을 덮는 게이트 절연막들과 아울러서 상기 플래쉬 메모리 셀 활성영역을 덮는 터널링 절연막을 형성하고,
    상기 게이트 절연막들 및 상기 터널링 절연막을 갖는 기판 상에 하부 게이트 도전막, 게이트 층간절연막 및 상부 게이트 도전막을 차례로 형성하고,
    상기 상부 게이트 도전막, 상기 게이트 층간절연막, 상기 하부 게이트 도전막, 상기 게이트 절연막들 및 상기 터널링 절연막을 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  43. 제 42 항에 있어서,
    상기 제1 및 제2 더미 공통 게이트 전극들, 상기 더미 스트링 선택 게이트 전극, 상기 더미 접지 선택 게이트 전극, 상기 제1 더미 엔모스 게이트 전극, 상기 제1 더미 피모스 게이트 전극, 상기 제2 더미 엔모스 게이트 전극, 상기 제2 피모스 게이트 전극 및 상기 게이트 층간절연막을 패터닝하여 상기 제1 메인 공통 게이트 전극의 일 부분, 상기 제2 메인 공통 게이트 전극의 일 부분, 상기 메인 스트링 선택 게이트 전극의 일 부분, 상기 메인 접지 선택 게이트 전극의 일 부분, 상기 제1 메인 엔모스 게이트 전극의 일 부분, 상기 제1 메인 피모스 게이트 전극의 일 부분, 상기 제2 메인 엔모스 게이트 전극의 일 부분 및 상기 제2 메인 피모스 게이트 전극의 일 부분을 노출시키는 버팅 콘택 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  44. 제 43 항에 있어서,
    상기 버팅 콘택 영역들을 갖는 기판 상에 하부 층간절연막 및 몰딩막을 차례 로 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  45. 제 44 항에 있어서,
    상기 몰딩막 내에 제1 노드 배선, 제2 노드 배선, 플래쉬 메모리 비트라인, 스트링 선택 게이트 배선, 접지 선택 게이트 배선, 제1 엔모스 게이트 배선, 제1 피모스 게이트 배선, 제2 엔모스 게이트 배선 및 제2 피모스 게이트 배선을 형성하는 것을 더 포함하되,
    상기 제1 노드 배선은 상기 억세스 게이트 패턴 및 상기 제1 공통 게이트 패턴 사이의 상기 억세스/구동 트랜지스터 활성영역, 상기 제1 공통 게이트 패턴에 인접하고 상기 제2 공통 게이트 패턴의 반대편의 상기 부하 트랜지스터 활성영역, 및 상기 제2 메인 공통 게이트 전극을 서로 전기적으로 연결시키도록 형성되고, 상기 제2 노드 배선은 상기 억세스 게이트 패턴 및 상기 제2 공통 게이트 패턴 사이의 상기 억세스/구동 트랜지스터 활성영역, 상기 제2 공통 게이트 패턴에 인접하고 상기 제1 공통 게이트 패턴의 반대편의 상기 부하 트랜지스터 활성영역, 및 상기 제1 메인 공통 게이트 전극을 서로 전기적으로 연결시키도록 형성되고, 상기 플래쉬 메모리 비트라인은 상기 스트링 선택 게이트 패턴에 인접하면서 상기 접지 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속되고, 상기 스트링 선택 게이트 배선은 상기 메인 스트링 선택 게이트 전극에 전기적으로 접속되고, 상기 접지 선택 게이트 배선은 상기 메인 접지 선택 게이트 전 극에 전기적으로 접속되고, 상기 제1 엔모스 게이트 배선은 상기 제1 메인 엔모스 게이트 전극에 전기적으로 접속되고, 상기 제1 피모스 게이트 전극은 상기 제1 메인 피모스 게이트 전극에 전기적으로 접속되고, 상기 제2 엔모스 게이트 배선은 상기 제2 메인 엔모스 게이트 전극에 전기적으로 접속되고, 상기 제2 피모스 게이트 배선은 제2 피모스 게이트 전극에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  46. 제 44 항에 있어서,
    상기 몰딩막 상에 중간 층간절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  47. 제 46 항에 있어서,
    상기 중간 층간절연막 상에 제1 및 제2 에스램 셀 비트라인들, 플래쉬 메모리 셀 접지선 및 제1 내지 제4 로직 신호선들을 형성하는 것을 더 포함하되,
    상기 제1 및 제2 에스램 셀 비트라인들은 상기 억세스 게이트 패턴에 인접한 상기 억세스/구동 트랜지스터 활성영역의 양 단들에 각각 전기적으로 접속되고, 상기 플래쉬 메모리 셀 접지선은 상기 접지 선택 게이트 패턴에 인접하고 상기 스트링 선택 게이트 패턴의 반대편에 위치한 상기 플래쉬 메모리 셀 활성영역에 전기적으로 접속되고, 상기 제1 내지 제4 로직 신호선들은 각각 상기 제1 메인 엔모스 게이트 전극, 제1 메인 피모스 게이트 전극, 제2 메인 엔모스 게이트 전극 및 제2 메 인 피모스 게이트 전극에 전기적으로 접속된 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
KR1020040114333A 2004-12-28 2004-12-28 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들 KR100629364B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040114333A KR100629364B1 (ko) 2004-12-28 2004-12-28 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들
US11/301,763 US7482224B2 (en) 2004-12-28 2005-12-13 Methods of fabricating semiconductor integrated circuit devices including SRAM cells and flash memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114333A KR100629364B1 (ko) 2004-12-28 2004-12-28 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들

Publications (2)

Publication Number Publication Date
KR20060075530A true KR20060075530A (ko) 2006-07-04
KR100629364B1 KR100629364B1 (ko) 2006-09-29

Family

ID=36610384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114333A KR100629364B1 (ko) 2004-12-28 2004-12-28 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들

Country Status (2)

Country Link
US (1) US7482224B2 (ko)
KR (1) KR100629364B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100816732B1 (ko) * 2006-10-31 2008-03-25 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 제조방법
TWI669786B (zh) * 2015-01-26 2019-08-21 日商芙洛提亞股份有限公司 半導體積體電路裝置之製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229876B2 (en) * 2005-05-25 2007-06-12 Macronix International Co., Ltd. Method of fabricating memory
KR100669851B1 (ko) * 2005-07-12 2007-01-16 삼성전자주식회사 상변화 메모리 장치의 제조 방법
KR100771518B1 (ko) * 2006-10-20 2007-10-30 삼성전자주식회사 감소된 접촉 저항을 갖는 반도체 장치의 제조 방법
KR100871545B1 (ko) * 2007-06-25 2008-12-01 주식회사 동부하이텍 플래쉬 메모리 소자 및 그 제조 방법
US20090065841A1 (en) * 2007-09-06 2009-03-12 Assaf Shappir SILICON OXY-NITRIDE (SiON) LINER, SUCH AS OPTIONALLY FOR NON-VOLATILE MEMORY CELLS
KR101016518B1 (ko) * 2008-07-15 2011-02-24 주식회사 동부하이텍 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법
US8735960B2 (en) * 2008-11-17 2014-05-27 Spansion Llc High ultraviolet light absorbance silicon oxynitride film for improved flash memory device performance
JP2011044488A (ja) * 2009-08-19 2011-03-03 Elpida Memory Inc 半導体装置およびその製造方法
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
US8969945B2 (en) * 2012-09-05 2015-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
CN103928402B (zh) * 2013-01-11 2016-09-07 中芯国际集成电路制造(上海)有限公司 共用栅极的半导体结构及对应的形成方法
JP2015060895A (ja) * 2013-09-17 2015-03-30 株式会社東芝 半導体装置
US9269611B2 (en) * 2014-01-21 2016-02-23 GlobalFoundries, Inc. Integrated circuits having gate cap protection and methods of forming the same
CN105140176B (zh) * 2014-06-04 2018-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102235612B1 (ko) * 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
CN107039447B (zh) 2016-02-03 2019-09-27 中芯国际集成电路制造(上海)有限公司 存储单元及其形成方法
US10510544B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory semiconductor device and manufacturing method thereof
KR102321807B1 (ko) 2017-08-22 2021-11-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
WO2020092361A1 (en) * 2018-10-29 2020-05-07 Tokyo Electron Limited Architecture for monolithic 3d integration of semiconductor devices
US20230068802A1 (en) * 2021-08-24 2023-03-02 International Business Machines Corporation Hybrid high bandwidth memories

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930007527B1 (ko) * 1990-09-22 1993-08-12 삼성전자 주식회사 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조
JPH08306888A (ja) 1995-03-09 1996-11-22 Mitsubishi Electric Corp 半導体装置とその製造方法
US5605853A (en) * 1996-05-28 1997-02-25 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a semiconductor device having 4 transistor SRAM and floating gate memory cells
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11289059A (ja) 1998-04-06 1999-10-19 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6406959B2 (en) * 1999-01-04 2002-06-18 Micron Technology, Inc. Method of forming FLASH memory, method of forming FLASH memory and SRAM circuitry, and etching methods
KR100344828B1 (ko) * 1999-11-25 2002-07-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4683685B2 (ja) 2000-01-17 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法
JP4602584B2 (ja) * 2001-03-28 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100816732B1 (ko) * 2006-10-31 2008-03-25 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 제조방법
TWI669786B (zh) * 2015-01-26 2019-08-21 日商芙洛提亞股份有限公司 半導體積體電路裝置之製造方法

Also Published As

Publication number Publication date
US7482224B2 (en) 2009-01-27
KR100629364B1 (ko) 2006-09-29
US20060138463A1 (en) 2006-06-29

Similar Documents

Publication Publication Date Title
KR100629364B1 (ko) 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들
US10741570B2 (en) Nonvolatile memory devices having single-layered gates and methods of fabricating the same
US6376876B1 (en) NAND-type flash memory devices and methods of fabricating the same
US6413821B1 (en) Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US7122869B2 (en) Nonvolatile semiconductor memory device in which selection transistors and memory transistors have different impurity concentration distributions
US7830703B2 (en) Semiconductor device and manufacturing method thereof
KR101030101B1 (ko) 반도체 장치와 반도체 장치의 제조 방법
KR100678478B1 (ko) 낸드형 불휘발성 메모리 장치 및 그 제조 방법
US5300804A (en) Mask ROM device having highly integrated memory cell structure
US6917070B2 (en) Single-poly EPROM and method for forming the same
US7696556B2 (en) Nonvolatile memory devices including high-voltage MOS transistors with floated drain-side auxiliary gates and methods of fabricating the same
KR100743513B1 (ko) 반도체장치 및 그 제조방법
KR20110001063A (ko) 반도체 소자 및 그 제조 방법
KR100371654B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
CN1828900B (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法
KR19980025188A (ko) 무접점 불휘발성 반도체 메모리 장치 및 그 제조 방법
KR101060868B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
JP4056964B2 (ja) 半導体装置群及びその製造方法並びに半導体装置
JP2002231832A (ja) 不揮発性半導体記憶装置およびその製造方法
US8236646B2 (en) Non-volatile memory manufacturing method using STI trench implantation
JP2003023117A (ja) 半導体集積回路装置の製造方法
US20180182767A1 (en) Semiconductor device and method for manufacturing the same
KR100671615B1 (ko) 낸드 플래쉬 메모리 소자의 제조 방법
KR20020029606A (ko) 반도체 집적회로장치 및 반도체 집적회로장치의 제조방법
CN117334665A (zh) 半导体结构及其制造方法、存储器及其操作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 14