JP3062479B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ート電極を備えた不揮発性半導体記憶装置及びその製造
方法に係り、特にドレインディスターブ特性の改善対策
に関するものである。

【０００２】

【従来の技術】従来より、フローティングゲート電極を
有するメモリセルトランジスタを備えたメモリセル構造
を有する不揮発性半導体記憶装置として、特開昭６０−
１３４４７７号公報や、論文（Ｐｒｏｃｅｓｓ ａｎｄ
Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｆｏｒ
１６Ｍｂｉｔ ＥＰＲＯＭｓ ｗｉｔｈ ＬａｒｇｅＴ
ｉｌｔ Ａｎｇｌｅ Ｉｍｐｌａｎｔｅｄ Ｐ−Ｐｏｃ
ｋｅｔ ｃｅｌｌ）（ＩＥＤＭ９０のｐｐ．９５−９
８）に開示されるように、高集積化を図るものが知られ
ている。

【０００３】図１６（ａ）は、上記論文に記載されてい
る不揮発性半導体記憶装置のメモリセル構造を示す断面
図である。同図に示すように、メモリセルにおいて、ｐ
型Ｓｉ基板１０１の上には、トンネル絶縁膜としても機
能するゲート酸化膜１０２と、ポリシリコン膜から形成
されたフローティングゲート電極１０３と、ＯＮＯ膜か
ら形成された容量絶縁膜１０４と、ポリシリコン膜から
形成されたコントロールゲート電極１０５とにより構成
される積層ゲート部１１０を備えている。積層ゲート部
１１０の上には保護絶縁膜１０６が設けられている。ｐ
型Ｓｉ基板１０１内には、高濃度のヒ素（Ａｓ）を含む
ドレインｎ++層１２６ａ（ｎ++ディープドレイン）及び
ソースｎ++層１２６ｂと、低濃度のヒ素を含むドレイン
ｎ+ 層１２３（シャロードレイン）と、リン（Ｐ）を含
みパンチスルーストッパーとして機能するｐ−ポケット
１２４ａ，１２４ｂとが設けられている。

【０００４】図１６（ｂ）は、上記不揮発性半導体記憶
装置の製造工程を示すフロー図である。まず、積層ゲー
ト部１１０を形成した後、シャロードレイン（ドレイン
ｎ+層１２３）形成のためのヒ素（Ａｓ）のイオン注入
を行なう。次に、大傾角イオン注入法によりｐ−ポケッ
ト１２４ａ，１２４ｂ形成のためのボロン（Ｂ）のイオ
ン注入を行なう。その後、周辺トランジスタの形成を行
なった後、ｎ++ディープドレイン（ドレインｎ++層１２
６ａ）形成のためのヒ素（Ａｓ）のイオン注入を行な
い、続いて、熱処理により各領域の不純物の活性化を行
なう。その後、周辺トランジスタのＬＤＤ領域形成のた
めの低濃度のｎ型不純物のイオン注入を行なう。なお、
同論文中の図１には示されていないが、積層ゲート部１
１０の側面上には図１６（ａ）中の破線で示す絶縁体サ
イドウォールが形成され、ディープドレイン形成のため
のイオン注入は、積層ゲート部１１０及び絶縁体サイド
ウォールをマスクとして行なわれるものと思われる。

【０００５】次に、従来の不揮発性半導体記憶装置の動
作を説明する。

【０００６】書き込みは、コントロールゲート電極１０
５に１０Ｖ程度の電圧を印加し、ドレインｎ++層１２６
ａに５Ｖ程度の電圧を印加し、ｐ−ポケット１２４ａと
ｎ+層１２３との接合部の近傍でチャネルホットエレク
トロンを発生させ、チャネルホットエレクトロンをフロ
ーティングゲート電極１０３に注入して蓄積する。消去
は、ソースｎ++層１２６ｂに約１２Ｖの電圧を印加し、
ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流により、
フローティングゲート電極１０３に蓄積されている電子
を引き抜く。読み出しは、コントロールゲート電極１０
５に５Ｖの電圧を印加し、ドレインｎ++層１２６ａに１
Ｖ程度の電圧を印加して、ドレイン電流の大小で、フロ
ーティングゲート電極１０３の電子の蓄積量を検知す
る。フローティングゲート電極１０３に電子が多く蓄積
されているときはドレイン電流はほとんど流れないが、
フローティングゲート電極１０３に電子がほとんど蓄積
されていないときはドレイン電流が十分流れる。このド
レイン電流の大きさの相違により、記憶情報を読み取
る。

【０００７】このような不揮発性半導体記憶装置では、
ｐ−ポケット１２４ａと、ドレインｎ+ 層１２３との間
のｐｎ接合が急峻なほど、書き込み時のホットエレクト
ロンが多く発生することが知られている。そして、ｐ−
ポケット１２４ａ，１２４ｂによりパンチスルーを確実
に防止できることで、ゲート長が０．４μｍ程度である
微細なメモリセル構造の実現を図ろうとしている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の論文に記載されているようなシャロードレインを有
するメモリセル構造を備えた不揮発性半導体記憶装置に
おいて、以下のような問題があった。

【０００９】メモリセルへの書き込み動作において、選
択されたメモリセルではないが選択されたメモリセルと
共通のビットラインつまり選択ビットラインに接続され
る非選択のメモリセルにおいて、ドレインには５Ｖ、コ
ントロールゲート電極には０Ｖの電圧が印加される。こ
こで、フローティングゲート電極に電子が注入されてい
る場合には、フローティングゲート電極の電位は−２Ｖ
程度であるので、フローティングゲート電極とドレイン
との間にはかなりの大きさの電界が生じる。そして、ド
レイン近傍では、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ
ＤｒａｉｎＬｅａｋａｇｅ Ｃｕｒｒｅｎｔ）と呼ば
れる電子とホールの対が生成され、このホールがこの電
界に引っ張られてゲート酸化膜内に侵入する（ホットホ
ールトラップ）。あるいはフローティングゲート電極近
くに到達する。このゲート酸化膜へのホールの蓄積によ
って、以下のような２つの不具合が発生する。

【００１０】第１に、フローティングゲート電極内の電
子の蓄積が減少することにより、書き込み動作時におけ
る非選択メモリセルトランジスタのしきい値電圧が変動
し（ドレインディスターブ）、誤書き込みが生じるおそ
れがある。

【００１１】上述のようなしきい値電圧の変動は、当該
メモリセルのフローティングゲート電極−ドレイン間に
長時間の間高電圧が印加された状態になっているときに
生じやすい。ここで、１つのビット線に接続されるメモ
リセルの数は、不揮発性半導体記憶装置の集積度が高く
なるほど増大する。たとえば、１メガビットのメモリセ
ルアレイにおいては、１０２４個のメモリセルが共通の
ビット線に接続されている。そのため、書き込み動作時
において、１つのメモリセルのフローティングゲート電
極−ドレイン間に高電圧が印加される時間は１秒間以上
になっており、今後も不揮発性半導体記憶装置の高集積
化に伴いこの時間が長くなる傾向がある。言い換える
と、不揮発性半導体記憶装置の高集積化のためには、ド
レインディスターブ特性の向上が必須である。

【００１２】第２に、ホールの蓄積によってゲート酸化
膜の膜質が劣化するので、これによっても信頼性が低下
するという問題がある。

【００１３】本発明は、かかる点に鑑みてなされたもの
であり、その目的は、メモリセルにフローティングゲー
ト電極を備えた不揮発性半導体記憶装置において、ゲー
ト酸化膜へのホールの侵入及び蓄積を防止する手段を講
ずることにより、ドレインディスターブ特性を改善し、
もって、不揮発性半導体記憶装置の高集積化と信頼性の
向上とを図ることにある。

【００１４】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、第１導電型の半導体基板と、上記半導体基
板上にトンネル絶縁膜，フローティングゲート電極，容
量絶縁膜，及びコントロールゲート電極を順に積層して
設けられた積層ゲート部と、上記半導体基板の表面部の
素子形成領域に上記積層ゲート部を挟んで設けられた第
２導電型のソース領域およびドレイン領域と、上記第２
導電型のドレイン領域の底部を囲む第１導電型拡散層と
を備え、上記ドレイン−ソース間に電圧を印加してホッ
トキャリアを発生させることで書き込む機能を有すると
ともに、上記ドレイン領域は、第２導電型の第１の不純
物を含む第１の拡散層と、上記第１の拡散層に隣接し、
かつ、上記積層ゲート部のゲート幅方向に沿った端部と
その全体に亘ってオーバーラップするように設けられた
第２導電型の第２の不純物を含む第２の拡散層とを少な
くとも有し、上記第１導電型拡散層は、上記第１及び第
２の拡散層の底部を囲むように設けられている。

【００１５】これにより、ドレイン領域が第２導電型の
第１の不純物を含む第１の拡散層と第２導電型の第２の
不純物を含む第２拡散層とを有しており、そのうちの少
なくとも第２の拡散層が素子形成領域上における積層ゲ
ート部のゲート幅方向の全体に亘って積層ゲート部とオ
ーバーラップしている。したがって、ドレイン領域が第
１導電型拡散層との間で急峻なｐｎ接合を形成しなが
ら、ドレイン領域がフローティングゲート電極とオーバ
ーラップしていない部分をなくすことができる。よっ
て、書き込み速度の低下や短チャネル効果の増大を招く
ことなく、ドレインディスターブ特性を改善することが
でき、信頼性の向上と高集積化とを図ることができる。

【００１６】上記不揮発性半導体記憶装置において、上
記積層ゲート部の側面上に設けられた絶縁体サイドウォ
ールと、上記ドレイン領域の一部として、上記素子形成
領域の上記絶縁体サイドウォールの側方に位置する領域
に設けられ、かつ、上記第１の拡散層によって底部が囲
まれている第２導電型の第３の拡散層とをさらに備える
ことができる。

【００１７】上記不揮発性半導体記憶装置において、上
記ソース領域を、上記半導体基板の上記絶縁体サイドウ
ォールの側方に位置する領域に設けられた第２導電型の
第４の拡散層と、上記第４の拡散層の底部を囲む第２導
電型の第５の拡散層と、上記第５の拡散層の底部を囲む
第２導電型の第６の拡散層とによって構成することがで
きる。

【００１８】上記不揮発性半導体記憶装置において、上
記第１の不純物をヒ素とし、上記第２の不純物をリンと
することにより、リンの飛程及び拡散係数がヒ素の飛程
及び拡散係数よりも大きいことを利用して上述の効果を
有効に発揮することができる。

【００１９】本発明の不揮発性半導体記憶装置の製造方
法は、第１導電型の半導体基板上に、トンネル絶縁膜，
フローティングゲート電極，容量絶縁膜，コントロール
ゲート電極を順に積層して積層ゲート部を形成する第１
の工程と、上記半導体基板の表面部の素子形成領域に、
上記積層ゲート部をマスクとして、第２導電型の第１ の
不純物と、該第１の不純物よりもイオン注入時の飛程が
大きい第２の不純物とをイオン注入することにより、第
２導電型のドレイン領域となる第１のイオン注入層及び
第２のイオン注入層をそれぞれ上方から順に形成する第
２の工程と、上記半導体基板の表面部の素子形成領域
に、第１導電型の第３の不純物をイオン注入することに
より、第３のイオン注入層を形成する第３の工程と、熱
処理により上記第１，第２及び第３の不純物の活性化と
拡散とを行なって、第２導電型の第１の不純物を含む第
１の拡散層と、上記第１の拡散層に隣接した半導体基板
の表面部のみに、かつ、上記積層ゲート部のゲート幅方
向に沿った端部とその全体に亘ってオーバーラップする
ように設けられた上記第２の不純物を含む第２導電型の
第２の拡散層と、上記第１の拡散層及び上記第２の拡散
層の底部を囲むように設けられた上記第３の不純物を含
む第１導電型拡散層とを形成する第４の工程とを備えて
いる。

【００２０】この方法により、上述の効果を発揮する不
揮発性半導体記憶装置を容易に形成することができる。

【００２１】上記不揮発性半導体記憶装置の製造方法に
おいて、上記第４の工程の後に、上記積層ゲート部の側
面上に絶縁体サイドウォールを形成する第５の工程と、
上記半導体基板の表面部の素子形成領域に、上記積層ゲ
ート部及び上記絶縁体サイドウォールをマスクとして第
２導電型の第４の不純物を注入することにより、上記ド
レイン領域の一部となる第２導電型の第３の拡散層を、
上記第１の拡散層によって底部が囲まれるように形成す
る第６の工程とさらに備えることができる。

【００２２】上記不揮発性半導体記憶装置の製造方法に
おいて、上記第２の工程では、上記第２の不純物のドー
ズ量を上記第１の不純物のドーズ量よりも少なくするこ
とが好ましい。

【００２３】上記不揮発性半導体記憶装置の製造方法に
おいて、上記第２の工程では、上記第１及び第２の不純
物のうち少なくともいずれか一方の不純物のイオン注入
を、上記積層ゲート部を形成した直後に行うことによ
り、ドレイン領域における上記第２の拡散層を積層ゲー
ト部の内方側にまで形成することができる。

【００２４】上記不揮発性半導体記憶装置の製造方法に
おいて、上記第３の工程では、上記第１導電型拡散層を
形成するための上記第３の不純物のイオン注入を、上記
積層ゲート部の下方領域にも注入されるように半導体基
板の法線方向に対して２０度以上の角度を有する方向か
ら行う大傾角イオン注入を用いることにより、第１導電
型領域を積層ゲート部の下方領域において第２導電型の
ドレイン領域の底部を覆うように形成することが容易に
なる。

【００２５】上記不揮発性半導体記憶装置の製造方法に
おいて、上記第２の不純物は、上記第１の不純物よりも
不純物活性化のための熱処理における拡散係数が大きい
ことが好ましい。上記不揮発性半導体記憶装置の製造方
法において、上記第１の不純物をヒ素とし、上記第２の
不純物をリンとすることができる。

【００２６】

【発明の実施の形態】（第１の実施形態） 以下、本発明の第１の実施形態について、図面を参照し
ながら説明する。図１は、本実施形態に係る不揮発性半
導体記憶装置の構成を示す断面図であり、図２（ａ）〜
（ｃ）および図３（ａ）〜（ｃ）は本実施形態に係る不
揮発性半導体記憶装置の製造工程を示す断面図である。

【００２７】図１に示すように、本実施形態に係る不揮
発性半導体記憶装置は、第１導電型であるＢ（ボロン）
を含むｐ型Ｓｉ基板１の上に、シリコン酸化膜から形成
されたトンネル絶縁膜２と、ポリシリコン膜から形成さ
れたフローティングゲート電極３と、ＯＮＯ膜から形成
された容量絶縁膜４と、ポリシリコン膜から形成されワ
ード線としても機能するコントロールゲート電極５とを
順次積層して設けられた積層ゲート部１０を備えてい
る。上記積層ゲート部１０全体の側面にはシリコン酸化
膜から形成された絶縁体サイドウォール２５が設けられ
ている。また、ｐ型Ｓｉ基板１内において、絶縁体サイ
ドウォール２５の側方に位置する領域には、高濃度のヒ
素を含むドレインｎ++層２６ａ及びソースｎ++層２６ｂ
と、やや高濃度のヒ素を含みドレインｎ++層２６ａ及び
ソースｎ++層２６ｂの底部をそれぞれ囲むように形成さ
れたドレインｎ+ 層２２及びソースｎ+ 層２０とが設け
られている。そして、ｐ型Ｓｉ基板１のソース側には、
Ｐ（リン）を含みソースｎ+層２０の底部を囲むように
形成されたソースｎ- 層２１が設けられている一方、ｐ
型Ｓｉ基板１のドレイン側には、Ｐ（リン）を含みドレ
インｎ+ 層２２の内方側で積層ゲート部１０とオーバー
ラップする位置に形成されたドレインｎ- 層２３と、ド
レインｎ+ 層２２及びドレインｎ- 層２３の底部を囲む
ように形成されたｐ層２４とが設けられている。

【００２８】すなわち、本実施形態に係る不揮発性半導
体記憶装置の第１の特徴は、ドレイン領域が、第２導電
型不純物であるヒ素を含むドレインｎ++層２６ａと、ヒ
素を含むドレインｎ+ 層２２と、イオン注入時における
飛程及び熱処理時における拡散係数がヒ素よりも大きい
第２導電型不純物であるリンを含むドレインｎ- 層２３
とにより構成されている点である。すなわち、ドレイン
ｎ- 層２３が設けられている点が上記論文中の図に記載
されている不揮発性半導体記憶装置のメモリセル構造と
は大きく異なる。そして、このドレインｎ- 層２３が、
ＬＯＣＯＳ分離膜（図示せず）で分離された素子形成領
域上における積層ゲート部１０の幅方向（図１に示す断
面に直交する方向）に沿った端部とその全体に亘ってオ
ーバーラップしている。また、本実施形態に係る不揮発
性半導体記憶装置の第２の特徴は、ドレイン側にのみｐ
層２４が設けられており、ソース領域には、上記論文中
の図に記載されているｐ−ポケット１２４ｂに相当する
ｐ型の拡散層は設けられていない点である。

【００２９】なお、ソース領域およびドレイン領域と近
接するフローティングゲート電極３の稜線部には、ポリ
シリコン膜の酸化によりゲートバーズビーク７が形成さ
れており、いわばフローティングゲート電極３の稜線部
が面取りされた状態となっている。

【００３０】次に、図１に示す不揮発性半導体記憶装置
の製造方法について、図２（ａ）〜（ｃ）及び図３
（ａ）〜（ｃ）を参照しながら説明する。

【００３１】まず、図２（ａ）に示す工程で、ｐ型Ｓｉ
基板１に、図示はしないが、ｐウエルとＬＯＣＯＳ分離
膜を形成する。次に、ｐ型Ｓｉ基板１の上に、厚みが１
０ｎｍ程度のシリコン酸化膜と、第１ポリシリコン膜
と、厚みが１８ｎｍ程度のＯＮＯ膜と、第２ポリシリコ
ン膜とを順次形成する。そして、この第２ポリシリコン
膜，ＯＮＯ膜，第１ポリシリコン膜及びシリコン酸化膜
を順次パターニングして、コントロールゲート電極５
と、容量絶縁膜４と、フローティングゲート電極３と、
トンネル絶縁膜２とからなる積層ゲート部１０を形成す
る。

【００３２】次に、図２（ｂ）に示す工程で、熱酸化処
理を行なって、基板の全面に保護酸化膜６を形成する。
その際、フローティングゲート電極３の下端側の稜線部
が酸化されてゲートバーズビーク７が形成される。保護
酸化膜６は、各種イオン注入時の不要な汚染を防止する
ものである。また、同時に形成されるゲートバーズビー
ク７により、フローティングゲート電極３の稜線部は面
取り状態となり、フローティングゲート電極３のゲート
端部の電界集中を緩和することができる。

【００３３】次に、図２（ｃ）に示す工程で、積層ゲー
ト部１０のほぼ半分とｐ型Ｓｉ基板１のドレイン側とを
覆い、ｐ型Ｓｉ基板１のソース側を開口したレジスト膜
８を形成した後、このレジスト膜８をマスクとしてｐ型
Ｓｉ基板１のソース領域への不純物のイオン注入を行な
う。まず、加速電圧が３０〜８０ｋｅＶ好ましくは３５
〜６０ｋｅＶ，ドーズ量が約６×１０¹⁵ｃｍ^-2の条件で
ヒ素イオン（Ａｓ+ ）の注入を行なってヒ素イオン注入
層１１を形成した後、加速電圧が３０〜８０ｋｅＶ好ま
しくは３５〜６０ｋｅＶ，ドーズ量が約１．５×１０¹⁵
ｃｍ^-2の条件でリンイオン（Ｐ+ ）の注入を行なって、
リンイオン注入層１２を形成する。同図には、ヒ素イオ
ン注入層１１及びリンイオン注入層１２のピーク部のみ
が示されているが、実際にはヒ素イオン注入層１１及び
リンイオン注入層１２は、いずれも深さ方向に広い範囲
に広がっている。

【００３４】次に、図３（ａ）に示す工程で、積層ゲー
ト部１０のほぼ半分とｐ型Ｓｉ基板１のソース側とを覆
いｐ型Ｓｉ基板１のドレイン側を開口したレジスト膜１
３を形成した後、このレジスト膜１３をマスクとしてｐ
型Ｓｉ基板１のドレイン領域への不純物のイオン注入を
行なう。まず、加速電圧が３０〜８０ｋｅＶ好ましくは
３５〜６０ｋｅＶ，ドーズ量が約５×１０¹⁴ｃｍ^-2の条
件でヒ素イオン（Ａｓ+ ）を注入してヒ素イオン注入層
１７を形成した後、加速電圧が３０〜８０ｋｅＶ好まし
くは３５〜６０ｋｅＶ，ドーズ量が約１×１０¹⁴ｃｍ^-2
の条件でリンイオン（Ｐ+ ）を注入してリンイオン注入
層１８を形成し、さらに、加速電圧が４０〜７０ｋｅＶ
好ましくは４５〜６０ｋｅＶ，ドーズ量が約２．５×１
０¹³ｃｍ^-2の条件でボロンイオン（Ｂ+ ）を注入してボ
ロンイオン注入層１９を形成する。同図には、ヒ素イオ
ン注入層１７，リンイオン注入層１８及びボロンイオン
注入層１９のピーク部のみが示されているが、実際には
ヒ素イオン注入層１７，リンイオン注入層１８及びボロ
ンイオン注入層１９は、深さ方向に広い範囲に広がって
いる。ここで、ボロンイオンの注入は、大傾角イオン注
入法により、ｐ型Ｓｉ基板１の主面に垂直な方向に対し
て４５°傾いた方向から行なっており、これにより、ボ
ロンイオン注入層１９を積層ゲート部１０とオーバーラ
ップする領域まで形成できる。

【００３５】次に、図３（ｂ）に示す工程で、約９００
℃で熱処理を行うことにより、ヒ素イオン注入層１１，
リンイオン注入層１２，ヒ素イオン注入層１７，リンイ
オン注入層１８及びボロンイオン注入層１９中の不純物
を活性化させると共に拡散させて、ｐ型Ｓｉ基板１内の
ソース側においては、ソースｎ+ 層２０とソースｎ-層
２１とを形成する一方、ドレイン側においては、ドレイ
ンｎ+ 層２２とドレインｎ- 層２３とｐ層２４とを形成
する。ここで、この熱処理により、ｐ型Ｓｉ基板１内の
ソース領域においては、飛程及び拡散係数の大きいリン
を含むソースｎ- 層２１は、リンよりも飛程及び拡散係
数の小さいヒ素を含むソースｎ+ 層２０の底部を囲み、
かつ、ｐ型Ｓｉ基板１の表面付近の領域においては積層
ゲート部１０とオーバーラップするように広い範囲に形
成される。

【００３６】ただし、「飛程」とは、たとえば基板への
イオン注入時における基板表面から打ち込まれたイオン
の密度の分布の中心までの距離をいい、同じ打ち込みエ
ネルギーであっても打ち込まれるイオンの質量や原子半
径などによって飛程が異なる。また、「拡散係数」と
は、粒子の広がり易さを表す概念であり、温度，不純物
濃度，面方位によって同じ不純物でも拡散係数が変化す
るが、ここでは、これらのパラメータを共通化したとき
の拡散係数の大小を比較している。

【００３７】一方、ｐ型Ｓｉ基板１内のドレイン領域に
おいては、飛程及び拡散係数の大きいリンを含むドレイ
ンｎ- 層２３は、リンよりも飛程及び拡散係数の小さい
ヒ素を含むドレインｎ+ 層２２よりも広い範囲に形成さ
れ、ｐ型Ｓｉ基板１の表面付近の領域においては積層ゲ
ート部１０とオーバーラップするように形成される。た
だし、リンイオン注入層１８には比較的低濃度のリンが
含まれているので、ｐ型Ｓｉ基板１の奥方領域において
はボロンイオン注入層１９のボロンにより中和される。
したがって、ドレインｎ- 層２３はｐ型Ｓｉ基板１の表
面付近の領域にのみ形成され、かつ、積層ゲート部１０
とオーバーラップするように形成される。また、比較的
高エネルギーで注入され、かつ拡散係数の大きいボロン
を含むｐ層２４は、ドレインｎ+ 層２２及びドレインｎ
- 層２３の底部を囲み、かつ、ｐ型Ｓｉ基板１の表面付
近の領域においては、ドレインｎ- 層２３よりも積層ゲ
ート部１０の内方に入り込むように形成される。

【００３８】その後、図３（ｃ）に示す工程で、基板の
全面上に、シリコン酸化膜を堆積した後これをエッチバ
ックして、積層ゲート部１０の側面上に絶縁体サイドウ
オール２５を形成する。その後、積層ゲート部１０及び
絶縁体サイドウォール２５をマスクとして高濃度のヒ素
イオンの注入を行なって、ｐ型Ｓｉ基板１内の絶縁体サ
イドウォール２５の側方に位置する領域に、ドレインｎ
++層２６ａとソースｎ++層２６ｂとを形成する。

【００３９】本実施形態における不揮発性半導体記憶装
置の製造方法の特徴は、ドレイン領域における各ｎ型層
の形成に飛程及び拡散係数が相異なる２種類のイオン
（Ｐ+，Ａｓ+ ）を用いている点である。なお、飛程及
び拡散係数の大きいリンのイオン注入の際のドーズ量
は、飛程及び拡散係数の小さいヒ素のイオン注入の際の
ドーズ量よりも少ないようにしている。これは、ドレイ
ンのｎ型層とｐ層２４との間で急峻なｐｎ接合を維持す
るためである。このような製造工程を採用することで、
以下に説明するようなメモリセルの平面構造及び断面構
造を実現することができる。

【００４０】（第１の実施形態に対する比較例） 次に、上記第１の実施形態によって得られる効果を調べ
るために、上記論文記載の不揮発性半導体記憶装置のメ
モリセルの構造において、ソース側及びドレイン側にｐ
−ポケット１２４ａ，１２４ｂを設ける代わりに、上記
第１の実施形態と同様に、ドレイン側にのみｐ型層を設
けた比較例について説明する。

【００４１】図１２（ａ）〜（ｇ）は、比較例に係る不
揮発性半導体記憶装置の製造工程を示す断面図である。

【００４２】まず、図１２（ａ）〜（ｃ）に示す工程で
は、上記第１の実施形態における図２（ａ）〜（ｃ）に
示す工程と同様の処理を行なう。すなわち、ｐ型Ｓｉ基
板１の上に、トンネル絶縁膜２，フローティングゲート
電極３，容量絶縁膜４及びコントロールゲート電極５か
らなる積層ゲート部１０を形成した後、基板の全面上に
保護酸化膜６を形成し、ｐ型Ｓｉ基板１のソース領域に
ヒ素イオン注入層１１及びリンイオン注入層１２を形成
する。このときの処理条件は、第１の実施形態における
条件と同じである。

【００４３】次に、図１２（ｄ）に示す工程では、第１
の実施形態における図３（ａ）に示す工程と同様に、積
層ゲート部１０のほぼ半分とｐ型Ｓｉ基板１のソース側
とを覆いｐ型Ｓｉ基板１のドレイン側を開口したレジス
ト膜１３を形成した後、このレジスト膜１３をマスクと
してｐ型Ｓｉ基板１のドレイン領域への不純物のイオン
注入を行なう。ただし、ヒ素イオン注入層１７とボロン
イオン注入層１９とは形成するが、図３（ａ）に示すリ
ンイオン注入層１８は形成しない。ヒ素イオン注入層１
７及びボロンイオン注入層１９を形成するためのイオン
注入条件は、第１の実施形態における条件と同じであ
る。

【００４４】次に、図１２（ｅ）に示す工程で、９００
℃の熱処理を行うことで、ヒ素イオン注入層１１，リン
イオン注入層１２，ヒ素イオン注入層１７及びボロンイ
オン注入層１９中の不純物を活性化させると共に拡散さ
せて、ソース領域にソースｎ+ 層２０とソースｎ- 層２
１を形成し、ドレイン領域にはドレインｎ+ 層２２とｐ
層２４を形成する。すなわち、ドレインｎ- 層が存在し
ていない点が第１の実施形態と異なっている。

【００４５】次に、図１２（ｆ）に示す工程では、絶縁
体サイドウオール２５を形成した後、ヒ素のイオン注入
を行なって、ドレインｎ++層２６ａとソースｎ++層２６
ｂとを形成する。

【００４６】（第１の実施形態と比較例との対比） 図４は、第１の実施形態に係る不揮発性半導体記憶装置
のメモリセルの平面図である。また、図５（ａ），
（ｂ）は、図４に示すVa−Va線における断面図及びゲー
ト長方向に沿った不純物の種類と濃度の変化を示す図で
ある。図６（ａ），（ｂ），（ｃ）は、図４に示すVIa-
VIa 線における断面図，ゲート長方向に沿った不純物の
種類と濃度の変化を示す図，及びドレイン端部における
ホットホールの蓄積抑制作用を説明するための図であ
る。

【００４７】一方、図１３は、比較例に係る不揮発性半
導体記憶装置のメモリセルの平面図である。また、図１
４（ａ），（ｂ）は、図１３に示すXIVa-XIVa線におけ
る断面図及び不純物の種類と濃度とを示す図である。図
１５（ａ），（ｂ），（ｃ）は、図１３に示すXVa-XVa
線における断面図，ゲート長方向に沿った不純物の種類
と濃度とを示す図，及びドレイン端部におけるホットホ
ールの蓄積及び侵入の抑制作用を説明するための図であ
る。図１７（ａ）は、図４のXVIIa-XVIIa 線断面におけ
る不純物のイオン注入時におけるイオン注入層の形成状
態を示す断面図、図１７（ｂ）は同じ断面における活性
化処理後における不純物拡散領域の形成状態を示す図で
ある。図１８（ａ）は、図１３のXVIIIa−XVIIIa線断面
における不純物のイオン注入時におけるイオン注入層の
形成状態を示す断面図、図１８（ｂ）は同じ断面におけ
る活性化処理後における不純物拡散領域の形成状態を示
す図である。

【００４８】図１３に示すように、比較例のメモリセル
のドレイン領域においては、ドレインｎ+ 層２２とＬＯ
ＣＯＳ分離膜２７とワード線であるコントロールゲート
電極５（フローティングゲート電極３）とが交わる点Ｐ
ｔの近傍で、ヒ素のイオン注入によって形成されたドレ
インｎ+ 層２２がフローティングゲート電極３の下方に
まで広がっていない。これは、以下の理由による。

【００４９】まず、ヒ素のイオン注入時に、比較的飛程
の小さいヒ素イオンはＬＯＣＯＳ膜２７のバーズビーク
によってほとんどが遮られる。一方、ボロンイオンはヒ
素に比べて飛程が大きいのでＬＯＣＯＳ分離膜２７のバ
ーズビークを通過する。したがって、図１８（ａ）に示
すように、フローティングゲート電極３のゲート長方向
に直交する断面において、ボロンイオン注入層１９はＬ
ＯＣＯＳ分離膜２７のバーズビークの直下方の領域にま
で形成されるのに対し、ヒ素イオン注入層１７はＬＯＣ
ＯＳ分離膜２７のバーズビークの直下方の領域には形成
されない。しかも、活性化のための熱処理においても、
ヒ素の拡散係数は小さい。その結果、図１８（ｂ）に示
すように、不純物の活性化のための熱処理後において、
ｐ層２４がＬＯＣＯＳ分離膜２７の下方まで深く入り込
むのに対し、ドレインｎ+ 層２２はＬＯＣＯＳ分離膜２
７の下方まで入り込まない。

【００５０】それに対し、図４に示すように、第１の実
施形態のメモリセルのドレイン領域においては、ＬＯＣ
ＯＳ分離膜２７とワード線であるコントロールゲート５
との交点Ｐｔの近傍において、ヒ素のイオン注入によっ
て形成されたドレインｎ+ 層２２がフローティングゲー
ト電極３の下方にまで広がっていない点は比較例と同じ
であるが、ドレインｎ- 層２３がフローティングゲート
電極３の下方にまで十分広く形成されている。これは以
下の理由による。

【００５１】リンイオンの注入時に、飛程がヒ素よりも
大きく、ボロンよりも小さいリンイオンは、ＬＯＣＯＳ
膜２７のバーズビークの厚みの大きい部分ではバーズビ
ークによって遮られるが、バーズビークの厚みの小さい
部分ではバーズビークを通過する。したがって、図１７
（ａ）に示すように、フローティングゲート電極３のゲ
ート長方向に直交する断面において、リンイオン注入層
１８はＬＯＣＯＳ分離膜２７のバーズビークの薄膜部の
直下方の領域、つまり、ボロンイオン注入層１９とヒ素
イオン注入層１７との中間的な位置まで形成される。し
かも、リンの拡散係数はヒ素の拡散係数よりも大きい。
その結果、図１７（ｂ）に示すように、不純物の活性化
のための熱処理後において、ドレインｎ- 層２３がＬＯ
ＣＯＳ分離膜２７の下方まで入り込んで形成される。

【００５２】上述のような構造上の相違を、フローティ
ングゲート電極３のゲート長方向をに沿った断面におけ
る構造について詳しく比較する。比較例のメモリセルに
おいては、図１４（ａ），（ｂ）に示すように、ドレイ
ン中央部を通る断面においては、ドレインｎ+ 層２２
は、フローティングゲート電極３の下方の領域まで広が
っている。一方、第１の実施形態のメモリセルにおいて
も、図５（ａ），（ｂ）に示すように、ドレイン中央部
を通る断面においては、ドレインｎ+ 層２２は、フロー
ティングゲート電極３の下方の領域にまで広がってお
り、ドレインｎ- 層２３とほぼ同じ程度にフローティン
グゲート電極３とオーバーラップしている。つまり、ド
レイン中央部においては、ドレインｎ- 層２３はきわめ
て狭くなっているので、ｐ層２４とドレインｎ+ 層２２
との間には、比較例のメモリセルと同様に急峻なｐｎ接
合が形成されている。したがって、第１の実施形態のメ
モリセルにおいても、不揮発性半導体記憶装置の書き込
み動作に必要なチャネルホットエレクトロンを十分発生
でき、書き込み動作が阻害されるおそれはないことがわ
かる。

【００５３】一方、ドレイン端部（つまり交点Ｐｔの近
傍）を通る断面においては、比較例のメモリセルでは、
図１５（ａ），（ｂ）に示すように、ドレインｎ+ 層２
２はフローティングゲート電極３の下方の領域まで広が
っておらず、フローティングゲート電極３と平面的にみ
てオーバーラップしていない。その結果、ｐｎ接合すな
わちＧＩＤＬによるホットホール発生位置と電界が集中
するゲート端部とが一致し、図１５（ｃ）に示すよう
に、書き込み動作時において、選択ビット線に接続され
る非選択メモリセルのフローティングゲート電極−ドレ
イン間に印加される電界が、約７ＭＶ／ｃｍと大きくな
るので、発生したホットホールがトンネル絶縁膜２の内
部にまで侵入してホットホールトラップやホールがフロ
ーティングゲート電極３に到達する確率が高くなる。一
方、第１の実施形態のメモリセルにおいては、図６
（ａ），（ｂ）に示すように、ドレイン端部を通る断面
において、ドレインｎ+ 層２２はフローティングゲート
電極３の下方の領域まで広がっていないが、ドレインｎ
- 層２３がフローティングゲート電極３の下方の領域ま
で広がっている。その結果、図６（ｃ）に示すように、
書き込み動作時において、選択ビット線に接続される非
選択メモリセルにおいて、ｐｎ接合すなわちＧＩＤＬに
よるホットホール発生位置と電界が集中するゲート端部
とが一致せず、ＧＩＤＬによるホットホール発生位置で
はゲート酸化膜の電界が約３ＭＶ／ｃｍに緩和される。
したがって、書き込み時に発生したホットホールがトン
ネル絶縁膜２の内部にまで浸透する確率が低くなる。つ
まり、トンネル絶縁膜２内にホットホールトラップが発
生したとしても、その位置はトンネル絶縁膜２の表面に
限られる。以上の効果は、ヒ素イオンよりも飛程が大き
い不純物イオンを用いることにより得られるが、リンの
ように飛程だけなく熱処理時における拡散係数も大きい
不純物を用いることで、より確実に上述の効果を発揮す
ることができる。

【００５４】なお、ヒ素を打ち込む際の加速エネルギー
を大きくすることによっても、ヒ素イオンをバーズビー
クの一部を通過させることが考えられるが、加速エネル
ギーが大きいとドレインｎ+ 層２２の濃度ピークが基板
の奥深くに位置することになるので、フローティングゲ
ート電極３への書き込み動作などに支障をきたし、不揮
発性半導体記憶装置の基本的な性能が低下するか、ある
いは、高加速エネルギーのヒ素が保護酸化膜６を突き抜
け、トンネル絶縁膜２にダメージを与えたり、ドレイン
ｎ+ 層２２が基板奥深くに位置することでＬＯＣＯＳ分
離膜２７の特性を低下させるおそれがある。

【００５５】図７は、書き込み時のドレインディスター
ブ特性を示す図である。図７において、横軸のＴｉｍｅ
は、ワード線に０Ｖの電圧をドレインに５Ｖの電圧をそ
れぞれ印加したまま放置するドレインストレス時間を示
し、縦軸のしきい値電圧は、ドレイン電圧を１．０Ｖに
し、ゲート電圧を上昇させたときにドレイン電流が一定
以上流れはじめるゲート電圧である。また、縦軸に示す
ＶＴＷ，ＶＴＥはそれぞれ不揮発性半導体記憶装置の書
き込み後のしきい値電圧，消去後のしきい値電圧であ
る。同図を参照するとわかるように、比較例に係る不揮
発性半導体記憶装置においては、ドレインストレス時間
が１０秒程度に達すると、書き込み後のしきい値電圧Ｖ
ＴＷと消去後のしきい値電圧ＶＴＥとが近づいて、消去
状態のメモリセルを書き込み状態と判断したり、あるい
は書き込み状態のメモリセルを消去状態と判断するおそ
れがある。それに対し、第１の実施形態に係る不揮発性
半導体記憶装置においては、ドレインストレス時間が１
００秒程度に達するまで、このような誤判断のおそれは
生じない。つまり、第１の実施形態により、しきい値電
圧の変動を生じないと保証できるドレインストレス時間
が従来の不揮発性半導体記憶装置の１０倍程度にまで向
上する。このように、第１の実施形態に係る不揮発性半
導体記憶装置のドレインディスターブ特性は、従来の不
揮発性半導体記憶装置のドレインディスターブ特性に比
べて大幅に改善されている。

【００５６】なお、ＩＥＤＭ９０中の論文に記載されて
いる不揮発性半導体記憶装置のメモリセルの構造は、上
記比較例のソース領域におけるソースｎ- 層２１をｐ型
のポケット層に置き換えたものに相当するが、ドレイン
領域における構造は上述の比較例に係るメモリセルの構
造と基本的に同じである。したがって、上記論文に記載
されている不揮発性半導体記憶装置のドレインディスタ
ーブ特性は上記比較例のメモリセルのそれとほぼ同等と
見なすことができる。

【００５７】以上のように、第１の実施形態に係る不揮
発性半導体記憶装置によれば、メモリセルのドレイン中
央部を通る断面では、ドレインｎ+ 型層２２がフローテ
ィングゲート電極３と十分オーバーラップしながらｐ層
２４と急峻なｐｎ接合を形成しているので、不揮発性半
導体記憶装置の書き込み動作におけるチャネルホットエ
レクトロンが十分発生して、従来の不揮発性半導体記憶
装置と同等の書き込み速度を保つことができる。一方、
ドレイン端部では、平面的にみてドレインｎ-層２３が
フローティングゲート電極３と十分オーバーラップして
いるので、書き込み動作時のドレインディスターブ状態
でのｐｎ接合近傍におけるフローティングゲート電極−
ドレイン間に印加される電界が緩和され、図７に示すよ
うに書き込み時のドレインディスターブの向上を図るこ
とができる。すなわち、信頼性の高い不揮発性半導体記
憶装置を実現することができる。

【００５８】なお、ドレインｎ- 層２３はＬＯＣＯＳ分
離膜２７の近傍部でフローティングゲート電極３に十分
オーバーラップする程度に形成すればよく、短チャネル
効果が助長されるおそれはない。

【００５９】また、ドレインディスターブ特性の向上に
よって、本発明では、以下のような効果を発揮すること
ができる。

【００６０】図８（ａ），（ｂ）は、従来の不揮発性半
導体記憶装置のメモリセルアレイの構造と第１の実施形
態の不揮発性半導体記憶装置のメモリセルアレイの構造
とをそれぞれ示す平面図である。従来のメモリセルの構
造では、ドレインディスターブ特性が劣っていることを
考慮すると、図８（ａ）に示すように、メモリセルアレ
イを複数のブロックに分割して、各ブロックごとにビッ
ト線にセンスアンプＳＡを配置し、各ブロックごとに書
き込み動作を行なう必要がある。共通のビット線に接続
されるメモリセルの数が多すぎると、ドレインストレス
時間が長くなり、しきい値電圧の変動を生じるおそれが
あるからである。

【００６１】それに対し、本発明の不揮発性半導体記憶
装置のメモリセルアレイの場合には、図８（ｂ）に示す
ように、単一のブロック内にすべてのメモリセルを配置
して、各ビット線に１つのセンスアンプＳＡを配置する
だけでよい。共通のビット線に接続されるメモリセルの
数が多くてドレインストレス時間が長くなっても、しき
い値電圧の変動を生じるおそれがほとんど生じないから
である。もちろん、飛躍的に集積度が高くなると、メモ
リセルアレイを複数のブロックに分割する必要が生じる
かもしれないが、その場合でも従来の不揮発性半導体記
憶装置のメモリセルアレイに比べれば、ブロック数を１
０分の１程度に低減できる。そのため、コストを低減で
きるだけでなく、大面積をしめるセンスアンプの個数を
低減することで、不揮発性半導体記憶装置の高集積化を
図ることができる。

【００６２】上述のような第１の実施形態の効果を得る
ためには、図１に示すドレインｎ-層２３におけるリン
の濃度が３×１０¹⁸〜１×１０¹⁹ｃｍ^-2であることが好
ましい。また、このような適正濃度範囲を得るために
は、図３（ａ）に示すイオン注入工程では、リンイオン
のドーズ量が３×１０¹³〜１×１０¹⁴ｃｍ^-2であること
が好ましい。一方、ボロン注入層２４におけるボロンの
濃度は、１×１０¹⁹ｃｍ^-2以上であればよく、濃度の上
限は不揮発性半導体記憶装置に配置されるメモリセルト
ランジスタの構造や種類によって変わり、メモリセルト
ランジスタの動作を円滑に保持できる範囲であればよ
い。

【００６３】（第２の実施形態） 本実施形態では、不揮発性半導体記憶装置の検査方法に
ついて説明する。第１の実施形態の不揮発性半導体記憶
装置の製造方法においても、工程中のダストや欠陥など
によって、ドレインのドレインｎ- 層２３などがフロー
ティングゲート電極３と十分にオーバーラップしていな
い場合が起こることがありうる。その場合には、トンネ
ル絶縁膜２にホットホールのトラップが形成されて、ド
レインディスターブ特性の悪化や、フローティングゲー
ト電極３の電子量の変動を起こす不良が生じてしまう。
その場合、図９（ａ）〜（ｅ）に示すような方法で、不
良になった不揮発性半導体記憶装置（メモリセル）を検
知することができる。ただし、このような検査方法は、
必ずしも本発明の構成を有する不揮発性半導体記憶装置
を前提として成立するものではなく、フローティングゲ
ート電極を有するメモリセルを配置した不揮発性半導体
記憶装置全般に適用できる方法である。

【００６４】図９（ａ）は、メモリセルアレイの構造を
簡略的に示す図であって、メモリセルアレイ内にはたと
えば第１の実施形態のような構造を有するメモリセルが
行列状に配置されている。検査に際しては、ＮＯＲ型に
配置された全メモリセルをあらかじめ消去状態にした
後、全メモリセルの読み出し電流を検知する。ワード線
２９は、複数の不揮発性半導体記憶装置（メモリセル）
のコントロールゲート５が接続されたものであり、ビッ
ト線３０には複数の不揮発性半導体記憶装置（メモリセ
ル）の各ドレインｎ++層２６ａが接続されている。な
お、ＮＯＲ型に配置したメモリセルの構成は、複数のワ
ード線２９と複数のビット線３０とを格子状に配置し、
その各交差点にメモリセルが１個配置されたものであ
る。

【００６５】次に、図９（ｂ）に示すように、全ビット
線３０に、ドレインにホットホールが発生する程度の電
圧、例えば５Ｖの電圧を所定の時間だけ印加する。この
状態では、フローティングゲート電極ＦＧには電子が蓄
積されていないので、フローティングゲート電極−ドレ
イン間に印加される電界は比較的小さい。したがって、
不良のメモリセルにのみ図９（ｃ）に示すようなホット
ホールのトラップが発生する。

【００６６】その後、図９（ｄ）に示すように、全ワー
ド線２９に一定の高電圧例えば８Ｖの電圧を所定の時間
だけ印加した後、ＮＯＲ型に配置された全メモリセルの
読み出し電流を検知する。このとき、すでに測定されて
いる消去状態にしたときの読み出し電流とは異なる読み
出し電流を示すメモリセルにおいて、トンネル絶縁膜に
ホットホールのトラップが形成されている。これによ
り、検知した不良メモリセルを冗長セルと置き換えるよ
うにするか、あるいは、記憶装置全体を不良として判定
する。図９（ｅ）に示すように、不良メモリセルにおい
ては、ドレイン近傍のトンネル絶縁膜中またはトンネル
絶縁膜の表面に正電荷のトラップが形成されているの
で、トンネル絶縁膜内のポテンシャルが低下し、トラッ
プを通じてフローティングゲート電極ＦＧに電子が注入
され、メモリセルの状態が変動する。

【００６７】本実施形態によると、製造工程の進行中に
ダストの付着，欠陥の発生などによって特別にドレイン
ディスターブが生じやすくなったメモリセルを電気的に
迅速に発見することができる。特に、本発明の構造を有
する不揮発性半導体記憶装置においては、上述のような
トラブルによってドレイン領域がフローティングゲート
電極と十分オーバーラップして形成されなかったメモリ
セルを電気的に発見できるという効果が得られる。

【００６８】（第３の実施形態） 次に、本発明の第３の実施形態について説明する。図１
０（ａ）〜（ｃ）および図１１（ａ）〜（ｃ）は、第３
の実施形態における不揮発性半導体記憶装置の製造工程
を示す断面図である。本実施形態に係る不揮発性半導体
記憶装置は、図１に示す第１の実施形態の構成と同じ構
造を有するが、製造方法が異なる。

【００６９】図１０（ａ）に示す工程で、ｐ型Ｓｉ基板
１に、図示はしないが、ｐウエルとＬＯＣＯＳ分離膜を
形成する。次に、ｐ型Ｓｉ基板１の上に、厚みが１０ｎ
ｍ程度のシリコン酸化膜と、第１ポリシリコン膜と、厚
みが１８ｎｍ程度のＯＮＯ膜と、第２ポリシリコン膜と
を順次形成する。そして、形成しようとするゲートのパ
ターンを有するレジスト膜３１を形成した後、レジスト
膜３１をマスクとする異方性エッチングを行なうことに
より、第２ポリシリコン膜，ＯＮＯ膜，第１ポリシリコ
ン膜及びシリコン酸化膜を順次パターニングして、コン
トロールゲート電極５と、容量絶縁膜４と、フローティ
ングゲート電極３と、トンネル絶縁膜２とからなる積層
ゲート部１０を形成する。

【００７０】次に、図１０（ｂ）に示す工程で、加速電
圧が３０〜８０ｋｅＶ好ましくは３５〜６０ｋｅＶ，ド
ーズ量が約１×１０¹⁴ｃｍ^-2の条件でリンイオン（Ｐ+
）の注入を行い、ｐ型Ｓｉ基板１のソース側およびド
レイン側にリンイオン注入層３３を形成する。

【００７１】次に、図１０（ｃ）に示す工程で、熱酸化
処理を行なって、基板の全面に保護酸化膜６を形成す
る。その際、フローティングゲート電極３の下端側の稜
線部が酸化されてゲートバーズビーク７が形成される。
保護酸化膜６は、各種イオン注入時の不要な汚染を防止
するものである。また、同時に形成されるゲートバーズ
ビーク７により、フローティングゲート電極３の稜線部
は面取り状態となる。

【００７２】次に、図１１（ａ）に示す工程で、積層ゲ
ート部１０のほぼ半分とｐ型Ｓｉ基板１のドレイン側と
を覆い、ｐ型Ｓｉ基板１のソース側を開口したレジスト
膜８を形成した後、このレジスト膜８をマスクとしてｐ
型Ｓｉ基板１のソース領域への不純物のイオン注入を行
なう。まず、加速電圧が３０〜８０ｋｅＶ好ましくは３
５〜６０ｋｅＶ，ドーズ量が約６×１０¹⁵ｃｍ^-2の条件
でヒ素イオン（Ａｓ+）の注入を行なってヒ素イオン注
入層１１を形成した後、加速電圧が３０〜８０ｋｅＶ好
ましくは３５〜６０ｋｅＶ，ドーズ量が約１．５×１０
¹⁵ｃｍ^-2の条件でリンイオン（Ｐ+ ）の注入を行なっ
て、リンイオン注入層１２を形成する。同図には、ヒ素
イオン注入層１１及びリンイオン注入層１２のピーク部
のみが示されているが、実際にはヒ素イオン注入層１１
及びリンイオン注入層１２は、いずれも深さ方向に広い
範囲に広がっている。

【００７３】次に、図１１（ｂ）に示す工程で、積層ゲ
ート部１０のほぼ半分とｐ型Ｓｉ基板１のソース側とを
覆いｐ型Ｓｉ基板１のドレイン側を開口したレジスト膜
１３を形成した後、このレジスト膜１３をマスクとして
ｐ型Ｓｉ基板１のドレイン領域への不純物のイオン注入
を行なう。まず、加速電圧が３０〜８０ｋｅＶ好ましく
は３５〜６０ｋｅＶ，ドーズ量が約５×１０¹⁴ｃｍ^-2の
条件でヒ素イオン（Ａｓ+ ）を注入してヒ素イオン注入
層１７を形成した後、加速電圧が４０〜７０ｋｅＶ好ま
しくは４５〜６０ｋｅＶ，ドーズ量が約２．５×１０¹³
ｃｍ^-2の条件でボロンイオン（Ｂ+ ）を注入してボロン
イオン注入層１９を形成する。同図には、ヒ素イオン注
入層１７，リンイオン注入層３３及びボロンイオン注入
層１９のピーク部のみが示されているが、実際にはヒ素
イオン注入層１７，リンイオン注入層３３及びボロンイ
オン注入層１９は、深さ方向に広い範囲に広がってい
る。ここで、ボロンイオンの注入は、大傾角イオン注入
法により、ｐ型Ｓｉ基板１の主面に垂直な方向に対して
４５°傾いた方向から行なっており、これにより、ボロ
ンイオン注入層１９を積層ゲート部１０とオーバーラッ
プする領域まで形成できる。

【００７４】次に、図１１（ｃ）に示す工程で、約９０
０℃で熱処理を行うことで、ヒ素イオン注入層１１，リ
ンイオン注入層１２，ヒ素イオン注入層１７，リンイオ
ン注入層３３及びボロンイオン注入層１９中の不純物を
活性化させると共に拡散させて、ｐ型Ｓｉ基板１内のソ
ース側には、ソースｎ+ 層２０とソースｎ- 層２１とを
形成する一方、ドレイン側にはドレインｎ+ 層２２とド
レインｎ- 層２３とｐ層２４とを形成する。ここで、こ
の熱処理により、ｐ型Ｓｉ基板１内のソース領域におい
ては、リンイオン注入層３３内にはリンイオン注入層１
２よりも低濃度のリンが導入されているだけであるの
で、もっぱらリンイオン注入層１２内のリンの拡散によ
ってソースｎ- 層２１が形成されることになる。そし
て、飛程及び拡散係数の大きいリンを含むソースｎ- 層
２１は、リンよりも飛程及び拡散係数の小さいヒ素を含
むソースｎ+ 層２０の底部を囲み、かつ、ｐ型Ｓｉ基板
１の表面付近の領域においては積層ゲート部１０とオー
バーラップするように広い範囲に形成される。

【００７５】一方、ｐ型Ｓｉ基板１内のドレイン領域に
おいては、飛程及び拡散係数の大きいリンを含むドレイ
ンｎ- 層２３は、リンよりも飛程及び拡散係数の小さい
ヒ素を含むドレインｎ+ 層２２よりも広い範囲に形成さ
れ、ｐ型Ｓｉ基板１の表面付近の領域においては積層ゲ
ート部１０とオーバーラップするように形成される。た
だし、リンイオン注入層３３には比較的低濃度のリンが
含まれているので、ｐ型Ｓｉ基板１の奥方領域において
はボロンイオン注入層２４のボロンにより中和される。
したがって、ドレインｎ- 層２３はｐ型Ｓｉ基板１の表
面付近の領域にのみ形成され、かつ、積層ゲート部１０
とオーバーラップするように形成される。また、比較的
高エネルギーで注入され、かつ拡散係数の大きいボロン
を含むｐ層２４は、ドレインｎ+ 層２２及びドレインｎ
- 層２３の底部を囲み、かつ、ｐ型Ｓｉ基板１の表面付
近の領域においては、ドレインｎ- 層２３よりも積層ゲ
ート部１０の内方に入り込むように形成される。

【００７６】その後は、上記第１の実施形態における図
３（ｃ）に示す工程と同じ処理を行なって、絶縁体サイ
ドウォールや、ドレインｎ++層２６ａ，ソースｎ++層２
６ｂを形成する。

【００７７】第３の実施形態によれば、第１の実施形態
の効果に加え、リンイオンの注入を、保護酸化膜６とゲ
ートバーズビーク７を形成する前、すなわちトンネル絶
縁膜２と第１ポリシリコン膜３と容量絶縁膜４と第２ポ
リシリコン膜５とをパターニングして積層ゲート部１０
を形成した直後に行っているため、第１の実施形態の場
合よりも、リンイオン注入層３３をフローティングゲー
ト電極３の下方の領域に深く拡散させることができると
いう効果がある。

【００７８】なお、第３の実施形態では、ドレイン領域
のドレインｎ+ 層２２とドレインｎ- 層２３を形成する
ために、保護酸化膜６とゲートバーズビーク７の形成前
にリンのイオン注入を行い、保護酸化膜６とゲートバー
ズビーク７の形成後にヒ素のイオン注入を行っている
が、保護酸化膜６とゲートバーズビーク７の形成前にヒ
素のイオン注入を行い、保護酸化膜６とゲートバーズビ
ーク７の形成後にリンのイオン注入を行うようにしても
よいし、また、保護酸化膜６とゲートバーズビーク７の
形成前にリンのイオン注入とヒ素のイオン注入との両方
を行うようにしてもよい。

【００７９】また、上記第１および第３の実施形態で
は、ドレイン領域形成のために飛程及び拡散係数の異な
る２種類（Ｐ+ ，Ａｓ+ ）のイオン注入を行うようにし
たが、３種類以上のイオン注入を行ってもよく、その場
合、ドレイン領域のドレインｎ- 層２３がフローティン
グゲート電極３とオーバーラップしている状態と同様
に、３種類以上のうちの飛程の大きい少なくとも１種類
のイオン注入による不純物層が素子形成領域上における
積層ゲート部１０のゲート幅方向全体に亘って積層ゲー
ト部１０とオーバーラップするように形成すればよい。

【００８０】なお、上記第１および第３の実施形態にお
いて、ｎ型とｐ型の領域を全て逆に構成するようにして
もよい。

【００８１】

【発明の効果】本発明の不揮発性半導体記憶装置または
その製造方法によると、ドレイン領域に第２導電型の第
１の不純物を含む第１の拡散層と、第２導電型の第２の
不純物を含む第２の拡散層とを設け、そのうちの少なく
とも第２の拡散層が、第１の拡散層に隣接し、かつ、素
子形成領域上における積層ゲート部のゲート幅方向に沿
った端部とその全体に亘ってオーバーラップするように
したことにより、ドレイン領域と第１導電型拡散層との
間で急峻なｐｎ接合を形成しながら、ドレイン領域がフ
ローティングゲートとオーバーラップしていない部分を
なくし、書き込み速度の低下や短チャネル効果の増大を
招くことなく、ドレインディスターブ特性を改善するこ
とができ、よって、信頼性の向上と高集積化とを図るこ
とができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る不揮発性半導体記憶装置
のメモリセルの構造を示す断面図である。

【図２】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程のうち前半部分を示す断面図である。

【図３】第１の実施形態に係る不揮発性半導体記憶装置
の製造工程のうち後半部分を示す工程断面図である。

【図４】第１の実施形態に係る不揮発性半導体記憶装置
のメモリセルアレイ中の一部を示す平面図である。

【図５】図４のVa−Va線における断面図及びゲート長方
向に沿った不純物の種類と濃度の変化を示す図である。

【図６】図４のVIa-VIa 線における断面図，ゲート長方
向に沿った不純物の種類と濃度の変化を示す図，及びド
レイン端部におけるホットホールの蓄積抑制作用を説明
するための概略的な断面図である。

【図７】第１の実施形態及び比較例に係る不揮発性半導
体記憶装置のドレインディスターブ特性を示す図であ
る。

【図８】従来及び第１の実施形態に係る不揮発性半導体
記憶装置のメモリセルアレイの構造を示すブロック回路
図である。

【図９】第２の実施形態に係る不揮発性半導体記憶装置
のメモリセルアレイの検査方法を説明するためのブロッ
ク回路図及び概略的な断面図である。

【図１０】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程のうち前半部分を示す断面図である。

【図１１】第３の実施形態に係る不揮発性半導体記憶装
置の製造工程のうち後半部分を示す断面図である。

【図１２】比較例に係る不揮発性半導体記憶装置の製造
工程を示す断面図である。

【図１３】比較例に係る不揮発性半導体記憶装置のメモ
リセルアレイ中の一部を示す平面図である。

【図１４】図１３のXIVa-XIVa線における断面図及びゲ
ート長方向に沿った不純物の種類と濃度の変化を示す図
である。

【図１５】図１３のXVa-XVa 線における断面図，ゲート
長方向に沿った不純物の種類と濃度の変化を示す図，及
びドレイン端部におけるホットホールの蓄積抑制作用を
説明するための概略的な断面図である。

【図１６】ＩＥＤＭ９０中の論文に記載されている従来
の不揮発性半導体記憶装置のメモリセルの構造を示す断
面図及び製造工程を示すフロー図である。

【図１７】図４のXVIIa-XVIIa 線断面における不純物の
イオン注入時におけるイオン注入層及び不純物拡散領域
の形成状態をそれぞれ示す断面図である。

【図１８】図１３のXVIIIa−XVIIIa線断面における不純
物のイオン注入時におけるイオン注入層及び不純物拡散
領域の形成状態をそれぞれ示す断面図である。

【符号の説明】

１ ｐ型Ｓｉ基板 ２ トンネル絶縁膜 ３ フローティングゲート電極 ４ 容量絶縁膜 ５ コントロールゲート電極 ６ 保護酸化膜 ７ ゲートバーズビーク ８ レジスト膜 １１ ヒ素イオン注入層 １２ リンイオン注入層 １３ レジスト膜 １７ ヒ素イオン注入層 １８ リンイオン注入層 １９ ボロンイオン注入層 ２０ ソースｎ+ 層 ２１ ソースｎ- 層 ２２ ドレインｎ+ 層 ２３ ドレインｎ- 層 ２４ ｐ層 ２５ 絶縁体サイドウオール ２６ａ ドレインｎ++層 ２６ｂ ソースｎ++層 ２７ ＬＯＣＯＳ分離膜 ２９ ワード線 ３０ ビット線 ３１ レジスト膜 ３３ リンイオン注入層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 三喜 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (72)発明者 久保田 俊元 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平５−226663（ＪＰ，Ａ) 特開 平２−206177（ＪＰ，Ａ) 特開 平６−237002（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 上記半導体基板上にトンネル絶縁膜，フローティングゲ
   ート電極，容量絶縁膜，及びコントロールゲート電極を
   順に積層して設けられた積層ゲート部と、 上記半導体基板の表面部の素子形成領域に上記積層ゲー
   ト部を挟んで設けられた第２導電型のソース領域および
   ドレイン領域と、 上記第２導電型のドレイン領域の底部を囲む第１導電型
   拡散層とを備え、 上記ドレイン−ソース間に電圧を印加してホットキャリ
   アを発生させることで書き込む機能を有するとともに、 上記ドレイン領域は、第２導電型の第１の不純物を含む
   第１の拡散層と、上記第１の拡散層に隣接し、かつ、上
   記積層ゲート部のゲート幅方向に沿った端部とその全体
   に亘ってオーバーラップするように設けられた第２導電
   型の第２の不純物を含む第２の拡散層とを少なくとも有
   し、上記第１導電型拡散層は、上記第１及び第２の拡散層の
   底部を囲むように設けられている ことを特徴とする不揮
   発性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、 上記積層ゲート部の側面上に設けられた絶縁体サイドウ
   ォールと、 上記ドレイン領域の一部として、上記素子形成領域の上
   記絶縁体サイドウォールの側方に位置する領域に設けら
   れ、かつ、上記第１の拡散層によって底部が囲まれてい
   る第２導電型の第３の拡散層とをさらに備えていること
   を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項２記載の不揮発性半導体記憶装置
   において、 上記ソース領域は、上記半導体基板の上記絶縁体サイド
   ウォールの側方に位置する領域に設けられた第２導電型
   の第４の拡散層と、上記第４の拡散層の底部を囲む第２
   導電型の第５の拡散層と、上記第５の拡散層の底部を囲
   む第２導電型の第６の拡散層とによって構成されている
   ことを特徴とする不揮発性半導体記憶装置。
4. 【請求項４】 請求項１または２記載の不揮発性半導体
   記憶装置において、 上記第１の不純物はヒ素であり、 上記第２の不純物はリンであることを特徴とする不揮発
   性半導体記憶装置。
5. 【請求項５】 第１導電型の半導体基板上に、トンネル
   絶縁膜，フローティングゲート電極，容量絶縁膜，コン
   トロールゲート電極を順に積層して積層ゲート部を形成
   する第１の工程と、 上記半導体基板の表面部の素子形成領域に、上記積層ゲ
   ート部をマスクとして、第２導電型の第１の不純物と、
   該第１の不純物よりもイオン注入時の飛程が大きい第２
   の不純物とをイオン注入することにより、第２導電型の
   ドレイン領域となる第１のイオン注入層及び第２のイオ
   ン注入層をそれぞれ上方から順に形成する第２の工程
   と、上記半導体基板の表面部の素子形成領域に、第１導電型
   の第３の不純物をイオン注入することにより、第３のイ
   オン注入層を形成する 第３の工程と、熱処理により上記第１，第２及び第３の不純物の活性化
   と拡散とを行なって、第２導電型の第１の不純物を含む
   第１の拡散層と、上記第１の拡散層に隣接した半導体基
   板の表面部のみに、かつ、上記積層ゲート部のゲート幅
   方向に沿った端部とその全体に亘ってオーバーラップす
   るように設けられた上記第２の不純物を含む第２導電型
   の第２の拡散層と、上記第１の拡散層及び上記第２の拡
   散層の底部を囲むように設けられた上記第３の不純物を
   含む第１導電型拡散層とを形成する第４の工程とを備え
   ている 不揮発性半導体記憶装置の製造方法。
6. 【請求項６】 請求項５記載の不揮発性半導体記憶装置
   の製造方法において、 上記第４の工程の後に、 上記積層ゲート部の側面上に絶縁体サイドウォールを形
   成する第５の工程と、 上記半導体基板の表面部の素子形成領域に、上記積層ゲ
   ート部及び上記絶縁体サイドウォールをマスクとして第
   ２導電型の第４の不純物を注入することにより、上記ド
   レイン領域の一部となる第２導電型の第３の拡散層を、
   上記第１の拡散層によって底部が囲まれるように形成す
   る第６の工程と をさらに備えていることを特徴とする不
   揮発性半導体記憶装置の製造方法。
7. 【請求項７】 請求項５または６記載の不揮発性半導体
   記憶装置の製造方法において、上記第２の工程では、上
   記第２の不純物のドーズ量を上記第１の不純物のドーズ
   量よりも少なくすることを特徴とする不揮発性半導体記
   憶装置の製造方法。
8. 【請求項８】 請求項５〜７のうちいずれか１つに記載
   の不揮発性半導体記憶装置の製造方法において、上記第
   ２の工程では、上記第１及び第２の不純物のうち少なく
   ともいずれか一方の不純物のイオン注入を、上記積層ゲ
   ート部を形成した直後に行うことを特徴とする不揮発性
   半導体記憶装置の製造方法。
9. 【請求項９】 請求項５〜８のうちいずれか１つに記載
   の不揮発性半導体記憶装置の製造方法において、 上記第３の工程では、上記第１導電型拡散層を形成する
   ための上記第３の不純物のイオン注入は、上記積層ゲー
   ト部の下方領域にも注入されるように上記半導体基板の
   法線方向に対して２０度以上の角度を有する方向から行
   う大傾角イオン注入を用いることを特徴とする不揮発性
   半導体記憶装置の製造方法。
10. 【請求項１０】 請求項５〜９のうちいずれか１つに記
    載の不揮発性半導体記憶装置の製造方法において、 上記第２の不純物は、上記第１の不純物よりも不純物活
    性化のための熱処理における拡散係数が大きいことを特
    徴とする不揮発性半導体記憶装置の製造方法。
11. 【請求項１１】 請求項５〜１０のうちいずれか１つに
    記載の不揮発性半導体記憶装置の製造方法において、 上記第１の不純物はヒ素であり、 上記第２の不純物はリンであることを特徴とする不揮発
    性半導体記憶装置の製造方法。