TWI467577B - 記憶體結構及其製造方法 - Google Patents

Description

記憶體結構及其製造方法

本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種具有垂直通道的記憶體結構及其製造方法。

記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體，例如可電抹除可程式化唯讀記憶體（Electrically Erasable Programmable Read Only Memory，EEPROM）允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，可電抹除可程式化唯讀記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。

典型的可電抹除且可程式化唯讀記憶體係以摻雜的多晶矽製作浮置閘極（floating gate）與控制閘極（control gate）。當記憶體進行程式化（program）時，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極之中。然而，當多晶矽浮置閘極下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。

因此，為了解決可電抹除可程式化唯讀記憶體漏電流之問題，目前習知的一種方法是採用含有非導體的電荷捕捉層之閘極結構來取代多晶矽浮置閘極。以電荷捕捉層取代多晶矽浮置閘極的另一項優點是，在元件程式化時，僅會將電子局部性地儲存在接近源極或汲極上方的電荷捕捉層中。因此，在進行程式化時，可以分別對堆疊式閘極一端的源極區與控制閘極施加電壓，而在接近於源極區的電荷捕捉層中產生高斯分布的電子，並且也可以分別對堆疊式閘極一端的汲極區與控制閘極施加電壓，而在接近於汲極區的電荷捕捉層中產生高斯分布的電子。故而，藉由改變控制閘極與其兩側之源極區與汲極區所施加的電壓，可以在單一的電荷捕捉層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以電荷捕捉層取代浮置閘極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態，為一種單一記憶胞二位元（2 bits/cell）儲存之快閃記憶體。

然而，隨著半導體元件積集度（degree of integration）之增加，非揮發性記憶體的尺寸也不斷地微縮。由於通道長度(channel length)的微縮，會使得源極區與汲極區之間容易產生電性擊穿漏電流(punch throughleakage current)，而降低記憶體元件的效能。此外，由於源極區與汲極區的微縮，所以源極區與汲極區阻擋不了由程式化選定的記憶胞時所產生的二次熱電子(secondary hot electron)，而造成二次熱電子注入到相鄰的記憶胞中，所以會產生程式化干擾(program disturbance)的問題，而降低記憶體元件之可靠度。

有鑑於此，本發明的一實施例提供一種記憶體結構，其可抑制電性擊穿漏電流的產生。

本發明的另一實施例提供一種記憶體結構的製造方法，所形成之記憶體結構可防止由二次熱電子所造成的程式化干擾。

本發明的一實施例提出一種記憶體結構，包括記憶胞，且記憶胞包括第一介電層、閘極、半導體層、第一摻雜區、第二摻雜區及電荷儲存層。第一介電層設置於基底上。閘極包括基部及突出部。基部設置於第一介電層上。突出部設置於基部上，且暴露出部分基部。半導體層共形地設置於閘極上，且包括頂部、底部及側部。頂部設置於突出部上方。底部設置於由突出部所暴露的基部上方。側部位於突出部側壁，且連接頂部與底部。第一摻雜區及第二摻雜區分別設置於頂部中與底部中，而側部作為通道區。電荷儲存層設置於閘極與半導體層之間。

依照本發明的一實施例所述，在上述之記憶體結構中，當記憶體結構包括多個記憶胞時，在同一條字元線上相鄰的閘極藉由基部相互連接。

依照本發明的一實施例所述，在上述之記憶體結構中，當記憶體結構包括多個記憶胞時，位於相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置。

依照本發明的一實施例所述，在上述之記憶體結構中，更包括多個接觸窗，分別連接至第一摻雜區及第二摻雜區。

本發明的另一實施例提出一種記憶體結構的製造方法，包括下列步驟。首先，於基底上形成第一介電層。接著，於第一介電層上形成字元線，且字元線包括基部及多個突出部。基部設置於第一介電層上。突出部設置於基部上，且暴露出部分基部。然後，於字元線上共形地形成電荷儲存層。接下來，於電荷儲存層上共形地形成半導體層，且半導體層包括多個頂部、多個底部及多個側部。頂部分別設置於突出部上方。底部分別設置於由突出部所暴露的基部上方。側部分別位於突出部側壁，且連接頂部與底部，其中位於相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置。之後，於各個頂部中形成第一摻雜區，且於各個底部中形成第二摻雜區，而各個側部作為通道區。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，字元線的形成方法包括下列步驟。首先，於第一介電層上形成字元線材料層。接著，移除部份字元線材料層。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，半導體層的形成方法例如是先藉由非晶矽製程(amorphous silicon process)形成非晶矽層，再對非晶矽層進行固相結晶(solid phase crystalization，SPC)製程而形成。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，半導體層的形成方法例如是化學氣相沈積法。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，各突出部與基部形成閘極。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，更包括形成多個接觸窗，分別連接至第一摻雜區及第二摻雜區。

基於上述，在本發明的一實施例所提出之記憶體結構中，由於通道區為垂直通道區，所以可具有較長的通道長度，而能有效地抑制電性擊穿的現象產生，進而可避免產生電性擊穿漏電流。

此外，在本發明的一實施例所提出之記憶體結構的製造方法中，由於位於相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置，而能防止由程式化選定的記憶胞時所產生的二次熱電子注入到相鄰的記憶胞中，因此可防止由二次熱電子所造成的程式化干擾。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E所繪示為本發明之一實施例的記憶體結構的製造流程剖面圖。

首先，請參照圖1A，於基底100上形成介電層102。介電層102可作為緩衝介電層使用，以隔離基底100與後續形成於基底100上的字元線。介電層102的材料例如是氧化矽。介電層102的形成方法例如是化學氣相沈積法。

接著，於介電層102上形成字元線材料層104。字元線材料層104的材料例如是導體材料，如摻雜多晶矽。字元線材料層104的形成方法例如是化學氣相沈積法。

然後，於字元線材料層104上形成圖案化光阻層106。圖案化光阻層106的形成方法例如是藉由進行微影製程而形成。

接下來，請參照圖1B，以圖案化光阻層106作為罩幕，移除部份字元線材料層104，以於介電層102上形成字元線108。字元線108包括基部110及突出部112。基部110設置於介電層102上。突出部112設置於基部110上，且暴露出部分基部110。部份字元線材料層104的移除方法例如是乾式蝕刻法。此外，雖然字元線108是藉由上述方法所形成，但本發明並不以此為限。

之後，移除圖案化光阻層106。圖案化光阻層106的移除方法例如是乾式去光阻法。

再者，請參照圖1C，於字元線108上形成介電層114。介電層114的材料例如是氧化矽。介電層114的形成方法例如是化學氣相沈積法。

繼之，於介電層114上形成電荷捕捉層116。電荷捕捉層116的材料例如是高介電常數材料或奈米晶粒材料。其中，高介電常數材料例如是氮化矽，而奈米晶粒材料例如是矽、鍺或其他金屬的奈米晶粒。電荷捕捉層116的形成方法例如是化學氣相沈積法。

然後，於電荷捕捉層116上形成介電層118。介電層118的材料例如是氧化矽。介電層118的形成方法例如是化學氣相沈積法。

藉此，可在字元線108上共形地形成電荷儲存層120，其中電荷儲存層120包括介電層114、電荷捕捉層116及介電層118。此外，雖然電荷儲存層120是藉由上述方法所形成，但本發明並不以此為限。

接著，請參照圖1D，於電荷儲存層120上共形地形成半導體層122，且半導體層122包括頂部124、底部126及側部128。頂部124分別設置於突出部112上方。底部126分別設置於由突出部112所暴露的基部110上方。側部128分別位於突出部112側壁，且連接頂部124與底部126。其中，由於電荷儲存層120與半導體層122是依序且共形地形成於字元線108上方且字元線108具有突出部112，因此半導體層122在位於相鄰兩個突出部112之間的相鄰兩個側部128之間會具有凹陷130，而使得位於相鄰兩個突出部112之間的相鄰兩個側部128彼此隔離設置。

此外，半導體層122的材料例如是多晶矽。半導體層122的形成方法例如是先藉由非晶矽製程形成非晶矽層，再對非晶矽層進行固相結晶製程而形成。在其他實施例中，半導體層122的形成方法亦可藉由化學氣相沈積法所形成。

接下來，於頂部124中形成摻雜區132，且於底部126中形成摻雜區134，而側部128作為通道區136。摻雜區132與摻雜區134的形成方法例如是離子植入法，如垂直式離子植入法。一般來說，以離子植入法所形成的摻雜區134會形成在由凹陷130所暴露的底部126中。然而，更可藉由額外進行熱製程或藉由後續製程中的熱製程使得摻雜區134進一步地擴散到側部128下方的底部126中。

再者，請參照圖1E，於半導體層122上形成介電層142。介電層142的材料例如是氧化矽。介電層142的形成方法例如是化學氣相沈積法。

隨後，於介電層142中形成接觸窗144，且接觸窗144分別連接至摻雜區132及摻雜區134。接觸窗144的材料例如是鎢等導體材料。接觸窗144的形成方法例如是先在介電層142中形成多個開口，再形成填滿開口的導體材料層，接著移除開口以外的導體材料層而形成之。

基於上述實施例可知，由側部128所形成的通道區136為垂直通道區，所以可將通道區136設計成具有較長的通道長度，而能有效地抑制電性擊穿的現象產生，進而可避免產生電性擊穿漏電流。

此外，由於位於相鄰兩個突出部112之間的相鄰兩個側部128彼此隔離設置，而能防止由程式化選定的記憶胞時所產生的二次熱電子注入到相鄰的記憶胞中，因此可防止由二次熱電子所造成的程式化干擾，進而提升記憶體元件之可靠度。

以下，藉由圖1E說明本發明之一實施例的記憶體結構。

記憶體結構包括記憶胞138，且各個記憶胞138包括介電層102、閘極140、半導體層122、摻雜區132、摻雜區134及電荷儲存層120。介電層102設置於基底100上。閘極140為字元線108的一部份，且包括基部110及突出部112。基部110設置於介電層102上。此外，在同一條字元線108上相鄰的閘極140藉由基部110相互連接。突出部112設置於基部110上，且暴露出部分基部110。半導體層122共形地設置於閘極140上，且包括頂部124、底部126及側部128。頂部124設置於突出部112上方。底部126設置於由突出部112所暴露的基部110上方。側部128位於突出部112側壁，且連接頂部124與底部126。摻雜區132及摻雜區134分別設置於頂部124中與底部126中，摻雜區132及摻雜區134分別可作為源極區與汲極區(位元線)，而側部128作為通道區136。電荷儲存層120設置於閘極140與半導體層122之間。電荷儲存層120包括介電層114、介電層118及電荷捕捉層116。介電層114設置於閘極140上。介電層118設置於介電層114上。電荷捕捉層116設置於介電層114與介電層118之間。當記憶體結構包括多個記憶胞138時，位於相鄰兩個突出部112之間的相鄰兩個側部128彼此隔離設置。記憶體結構更可選擇性地包括介電層142及接觸窗144中的至少一者。介電層142設置於半導體層122上。接觸窗144設置於介電層142中，且分別連接至摻雜區132及摻雜區134。此外，記憶體結構中之各構件的材料、製造方法及功效已於上述實施例中進行詳盡地說明，故於此不再贅述。

綜上所述，上述實施例至少具有下列優點：

1.上述實施例所提出之記憶體結構可避免電性擊穿漏電流的產生。

2.藉由上述實施例所提出之方法所製造的記憶體結構可防止由二次熱電子所造成的程式化干擾。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

102、114、118．．．介電層

104．．．字元線材料層

106．．．圖案化光阻層

108．．．字元線

110．．．基部

112．．．突出部

116．．．電荷捕捉層

120．．．電荷儲存層

122．．．半導體層

124．．．頂部

126．．．底部

128．．．側部

130．．．凹陷

132、134．．．摻雜區

136．．．通道區

138．．．記憶胞

140．．．閘極

142．．．介電層

144．．．接觸窗

圖1A至圖1E所繪示為本發明之一實施例的記憶體結構的製造流程剖面圖。

100．．．基底

102、114、118．．．介電層

108．．．字元線

110．．．基部

112．．．突出部

116．．．電荷捕捉層

120．．．電荷儲存層

122．．．半導體層

124．．．頂部

126．．．底部

128．．．側部

130．．．凹陷

132、134．．．摻雜區

136．．．通道區

138．．．記憶胞

140．．．閘極

142．．．介電層

144．．．接觸窗

Claims (10)

1. 一種記憶體結構，包括一記憶胞，且該記憶胞包括：一第一介電層，設置於一基底上； 一閘極，包括： 一基部，設置於該第一介電層上；以及 一突出部，設置於該基部上，且暴露出部分基部； 一半導體層，共形地設置於該閘極上，且包括： 一頂部，設置於該突出部上方； 一底部，設置於由該突出部所暴露的該基部上方；以及 一側部，位於該突出部側壁，且連接該頂部與該底部； 一第一摻雜區及一第二摻雜區，分別設置於該頂部中與該底部中，而該側部作為一通道區；以及 一電荷儲存層，設置於該閘極與該半導體層之間。
2. 如申請專利範圍第1項所述之記憶體結構，當該記憶體結構包括多個記憶胞時，在同一條字元線上相鄰的該些閘極藉由該基部相互連接。
3. 如申請專利範圍第1項所述之記憶體結構，當該記憶體結構包括多個記憶胞時，位於相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置。
4. 如申請專利範圍第1項所述之記憶體結構，更包括多個接觸窗，分別連接至該第一摻雜區及該第二摻雜區。
5. 一種記憶體結構的製造方法，包括： 於一基底上形成一第一介電層； 於該第一介電層上形成一字元線，且該字元線包括： 一基部，設置於該第一介電層上；以及 多個突出部，設置於該基部上，且暴露出部分基部； 於該字元線上共形地形成一電荷儲存層； 於該電荷儲存層上共形地形成一半導體層，且該半導體層包括： 多個頂部，分別設置於該些突出部上方； 多個底部，分別設置於由該些突出部所暴露的該基部上方；以及 多個側部，分別位於該些突出部側壁，且連接該些頂部與該些底部，其中位於相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置；以及 於各該頂部中形成一第一摻雜區，且於各該底部中形成一第二摻雜區，而各該側部作為一通道區。
6. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中該字元線的形成方法包括： 於該第一介電層上形成一字元線材料層；以及
   移除部份該字元線材料層。
7. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中該半導體層的形成方法包括： 藉由非晶矽製程(amorphous silicon process)形成一非晶矽層；以及 對該非晶矽層進行固相結晶(solid phase crystalization，SPC)製程。
8. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中該半導體層的形成方法包括化學氣相沈積法。
9. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中各該突出部與該基部形成一閘極。
10. 如申請專利範圍第5項所述之記憶體結構的製造方法，更包括形成多個接觸窗，分別連接至該些第一摻雜區及該些第二摻雜區。