CN106356374B - 快闪存储器及其制作方法 - Google Patents

Abstract

一种快闪存储器及其制作方法，在填充相邻存储晶体管的栅极堆叠结构时，采用填充性能较差的填充工艺，以在相邻存储晶体管之间形成空气隙。该空气隙的介电常数小于二氧化硅介电层的介电常数，因而能降低读、写、擦除过程中产生的寄生电容，避免相邻存储晶体管之间相互干扰。

Description

快闪存储器及其制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种快闪存储器及其制作方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，快闪存储器(闪存，flash memory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种既需要存储的数据不会因电源中断而消失，又需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机电系统、自动化控制等多项领域得到了广泛的应用。

随着高密度闪存技术的发展，各类随身电子设备的性能得到了提升，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存存储器的成本是技术发展的方向之一。

然而，随着闪存单元的尺寸减小，相邻闪存单元之间的间距变小，两者之间在读、写、擦除时易出现干扰，这造成闪存的性能不可靠。

发明内容

本发明解决的问题是如何避免相邻闪存单元在读、写、擦除时出现干扰，提高闪存性能可靠性。

为解决上述问题，本发明的一方面提供一种快闪存储器的制作方法，包括：

提供半导体衬底，所述半导体衬底包括存储单元区与外围电路区；所述存储单元区具有存储晶体管阵列的多个分立栅极堆叠结构，以及选择晶体管的栅极堆叠结构，所述选择晶体管用于选择所述存储晶体管阵列中某一行或某一列存储晶体管；所述外围电路区具有逻辑晶体管的若干分立栅极堆叠结构；所述存储晶体管的栅极堆叠结构之间的间隙小于所述逻辑晶体管的栅极堆叠结构之间的间隙；

浅离子注入分别形成所述存储晶体管、选择晶体管以及逻辑晶体管的源漏轻掺杂区；在所述存储晶体管、选择晶体管以及逻辑晶体管的栅极堆叠结构侧壁形成侧墙，深离子注入分别形成所述存储晶体管、选择晶体管以及逻辑晶体管的源漏重掺杂区；

在所述半导体衬底以及栅极堆叠结构上形成牺牲层，所述牺牲层完全覆盖所述栅极堆叠结构；

回蚀所述牺牲层的部分高度，至所述存储晶体管的栅极堆叠结构的顶表面及侧壁上部部分高度、选择晶体管的栅极堆叠结构的顶表面及侧壁上部部分高度、以及逻辑晶体管的栅极堆叠结构的顶表面及侧壁上部部分高度暴露出；

在所述暴露出的栅极堆叠结构顶表面及侧壁沉积金属并进行硅化以形成金属硅化物并完全去除所述牺牲层；

在分立的所述栅极堆叠结构之间及其上形成绝缘填充物，所述绝缘填充物在存储晶体管的栅极堆叠结构之间形成空气隙。

可选地，所述牺牲层为有机材料，采用灰化法去除。

可选地，所述牺牲层为有机流体材料。

可选地，所述存储晶体管的栅极堆叠结构自下而上包括：栅介电层、浮栅、栅间介电层以及控制栅；所述选择晶体管的栅极堆叠结构自下而上包括：栅介电层、下栅极、伪栅间介电层以及选择栅；所述逻辑晶体管的栅极堆叠结构自下而上包括：栅介电层、下栅极、伪栅间介电层以及逻辑栅；所述浮栅与下栅极位于同层，所述控制栅、选择栅与所述逻辑栅位于同层；回蚀所述牺牲层，暴露出的栅极堆叠结构的侧壁上部部分高度为所述同层控制栅厚度的1/4～1/3。

可选地，所述控制栅、选择栅以及逻辑栅由字线充当。

可选地，所述栅极堆叠结构顶表面及侧壁上部部分高度沉积的金属材质为钴、镍、钛或钨。

可选地，形成源漏轻掺杂区、源漏重掺杂区时，用以离子注入的所述半导体衬底上覆盖有缓冲氧化层；在半导体衬底上形成牺牲层时，所述牺牲层位于所述缓冲氧化层上。

可选地，在所述暴露出的栅极堆叠结构顶表面及侧壁上部部分高度沉积金属并进行硅化前，所述牺牲层被完全去除，所述金属沉积在栅极堆叠结构顶表面及侧壁上部部分高度以及半导体衬底表面的缓冲氧化层上；硅化完后，所述缓冲氧化层上的未被硅化的金属通过湿法去除。

可选地，在所述暴露出的栅极堆叠结构顶表面及侧壁上部部分高度沉积金属并进行硅化前，所述牺牲层未被去除，所述金属沉积在栅极堆叠结构顶表面及侧壁上部部分高度以及所述牺牲层上；硅化完后，所述牺牲层上的未被硅化的金属通过湿法去除。

可选地，绝缘填充物的形成采用等离子增强的正硅酸乙酯沉积工艺。

本发明的另一方面提供一种快闪存储器，包括：

具有存储单元区与外围电路区的半导体衬底；所述存储单元区具有存储晶体管阵列的多个分立栅极堆叠结构，以及选择晶体管的栅极堆叠结构，所述选择晶体管用于选择所述存储晶体管阵列中某一行或某一列存储晶体管；所述外围电路区具有逻辑晶体管的若干分立栅极堆叠结构；所述存储晶体管的栅极堆叠结构之间的间隙小于所述逻辑晶体管的栅极堆叠结构之间的间隙；所述栅极堆叠结构两侧的半导体衬底内形成有源漏轻掺杂区与源漏重掺杂区；

所述栅极堆叠结构侧壁具有暴露出上部部分高度的侧墙，所述栅极堆叠结构上部部分高度至少外表面向内部分深度为金属硅化物；

其中，所述分立的栅极堆叠结构之间及其上形成有绝缘填充物，所述绝缘填充物在存储晶体管的栅极堆叠结构之间形成空气隙。

可选地，所述存储晶体管的栅极堆叠结构自下而上包括：隧穿介电层、浮栅、栅间介电层以及控制栅；所述选择晶体管的栅极堆叠结构自下而上包括：栅介电层、下栅极、伪栅间介电层以及选择栅；所述逻辑晶体管的栅极堆叠结构自下而上包括：栅介电层、下栅极、伪栅间介电层以及逻辑栅；所述金属硅化物形成在控制栅、选择栅以及逻辑栅上部部分高度。

可选地，所述控制栅、选择栅以及逻辑栅由字线充当。

可选地，所述控制栅的上部部分高度全部为金属硅化物，所述选择晶体管的选择栅、逻辑晶体管的逻辑栅的上部部分高度自外表面向内部分深度为金属硅化物。

可选地，所述金属硅化物占控制栅厚度的1/4～1/3。

可选地，所述快闪存储器为与非门闪存存储器。

与现有技术相比，本发明的技术方案具有以下优点：在填充相邻存储晶体管的栅极堆叠结构时，采用填充性能较差的填充工艺，以在相邻存储晶体管之间形成空气隙(airgap)，该空气隙的介电常数小于二氧化硅介电层的介电常数，因而能降低读、写、擦除过程中产生的寄生电容，避免相邻存储晶体管之间相互干扰。

可选方案中，在进行填充工艺前，为降低栅极的接触电阻，需对栅极堆叠结构侧壁上部部分高度进行硅化形成金属硅化物，沉积金属时，仅在栅极堆叠结构之间的半导体衬底表面形成较薄的缓冲氧化层，利用沉积在栅极堆叠结构顶部的金属厚度大于沉积在栅极堆叠结构侧壁的金属厚度，因而相对于将金属沉积在栅极堆叠结构顶表面及侧壁上部部分高度、以及相邻栅极堆叠结构之间已填充的介电层上表面，栅极堆叠结构顶部与介电层上表面金属厚度相同的方案，前者能避免相邻栅极堆叠结构的金属硅化物之间干扰甚至电连接，即能避免栅极堆叠结构顶部金属硅化物拖尾现象。

附图说明

图1至图10是本发明一实施例的快闪存储器在不同制作阶段的结构示意图。

具体实施方式

如背景技术中所述，现有技术中随着尺寸减小，相邻闪存单元之间的间距变小，两者之间在读、写、擦除时易出现干扰，这会造成闪存的性能不可靠。发明人经过分析，发现其产生的原因是：为对相邻闪存单元的栅极堆叠结构进行电绝缘，两者之间填充了介电层，上述介电层材质一般为二氧化硅，这造成读、写、擦除操作充放电过程中，寄生电容过大，因而未被操作的单元容易出现被干扰现象，改变其存储状态。

基于上述分析，本发明在制作快闪存储器时，在相邻闪存单元的栅极堆叠结构之间形成空气隙，以降低寄生电容，从而避免相邻存储单元之间的干扰。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10是本发明一实施例的快闪存储器在不同制作阶段的结构示意图。以下结合图1至图10，详细介绍一实施例的快闪存储器的制作方法及制作的快闪存储器。

首先，参照图1所示，提供半导体衬底10，半导体衬底10包括存储单元区Ⅰ与外围电路区Ⅱ；存储单元区Ⅰ具有存储晶体管阵列的多个分立栅极堆叠结构101，以及选择晶体管的栅极堆叠结构102，选择晶体管用于选择存储晶体管阵列中某一行或某一列存储晶体管；外围电路区Ⅱ具有逻辑晶体管的若干分立栅极堆叠结构103。

具体地，参照图1所示，存储单元区Ⅰ的存储晶体管的栅极堆叠结构101密度大于外围电路区Ⅱ的逻辑晶体管的栅极堆叠结构103，即前者相邻两个之间的间隙小于后者两个之间的间隙。

继续参照图1所示，存储晶体管的栅极堆叠结构101自下而上包括：隧穿介电层101a、浮栅101b、栅间介电层101c以及控制栅101d。一个实施例中，隧穿介电层101a的材质为二氧化硅，浮栅101b的材质为掺杂多晶硅，栅间介电层101c的材质为二氧化硅、氮化硅、二氧化硅(ONO)的三层结构，控制栅101d的材质也为掺杂多晶硅。

选择晶体管的栅极堆叠结构102自下而上包括：栅介电层102a、下栅极102b、伪栅间介电层102c以及选择栅102d。伪栅间介电层102c中具有开口，使得下栅极102b与选择栅102d连接，两者之间电导通。一个实施例中，栅介电层102a的材质为二氧化硅，下栅极102b的材质为掺杂多晶硅，伪栅间介电层102c的材质为二氧化硅、氮化硅、二氧化硅(ONO)的三层结构，选择栅102d的材质也为掺杂多晶硅。

逻辑晶体管的栅极堆叠结构103自下而上包括：栅介电层103a、下栅极103b、伪栅间介电层103c以及逻辑栅103d。伪栅间介电层103c中也具有开口，使得下栅极103b与逻辑栅103d连接，两者之间电导通。一个实施例中，栅介电层103a的材质为二氧化硅，下栅极103b的材质为掺杂多晶硅，伪栅间介电层103c的材质为二氧化硅、氮化硅、二氧化硅(ONO)的三层结构，逻辑栅103d的材质也为掺杂多晶硅。

在具体制作过程中，一个实施例中，上述栅极堆叠结构101、102、103的制作方法包括以下步骤：

隧穿介电层101a与栅介电层102a、103a在同层中形成，或先在半导体沉底10上热氧化或沉积一层二氧化硅，该二氧化硅的厚度满足：选择晶体管的栅介电层102a以及逻辑晶体管的栅介电层103a的厚度与隧穿介电层101a厚度的差值；接着采用图形化光刻胶覆盖存储单元区Ⅰ中预定形成选择晶体管区域以及外围电路区Ⅱ的二氧化硅，以此为掩模，干法刻蚀预定形成存储晶体管阵列区域的二氧化硅，暴露出半导体衬底10上表面，之后灰化去除残留的光刻胶；在保留的二氧化硅以及暴露的半导体衬底10表面再沉积一层二氧化硅，该层二氧化硅的厚度满足隧穿介电层101a的需求。如此，在存储单元区Ⅰ中预定形成存储晶体管阵列区域形成第一厚度二氧化硅、存储单元区Ⅰ其它区域以及外围电路区Ⅱ形成第二厚度的二氧化硅。

接着在具有第一厚度与第二厚度的二氧化硅的半导体衬底上自下而上依次沉积第一掺杂多晶硅层、二氧化硅、氮化硅、二氧化硅(ONO)的三层结构；后干法刻蚀在ONO三层结构中形成开口以暴露第一掺杂多晶硅层，该开口位于预定形成选择晶体管、逻辑晶体管的栅极堆叠结构处；接着在ONO三层结构上表面以及开口内沉积第二掺杂多晶硅层。

之后在第二掺杂多晶硅层上沉积硬掩模层，材质例如为二氧化硅，图形化后形成图形化的硬掩模层11。之后以此为掩膜，干法刻蚀第二掺杂多晶硅层、ONO三层结构、第一掺杂多晶硅层以及二氧化硅，以形成多个分立的栅极堆叠结构101、102、103。

上述刻蚀形成栅极堆叠结构101、102、103时，对第二掺杂多晶硅层的刻蚀同时形成了字线。

接着，参照图2所示，采用图形化的光刻胶13遮盖外围电路区Ⅱ，浅离子注入分别形成存储晶体管以及选择晶体管的源漏轻掺杂区(未图示)。

浅离子注入前，先在栅极堆叠结构101、102、103以及半导体衬底10表面形成第一缓冲氧化层12。上述第一缓冲氧化层12材质例如为二氧化硅，在浅离子注入过程中保护半导体衬底10表面。

上述浅离子注入过程中，以图形化的光刻胶13以及栅极堆叠结构101、102为掩模。

存储单元区Ⅰ浅离子注入完毕后，灰化去除残留的光刻胶。

其它实施例中，上述存储晶体管的源漏轻掺杂区与选择晶体管的源漏轻掺杂区可以分步骤形成。

之后，参照图3所示，在存储晶体管、选择晶体管以及逻辑晶体管的栅极堆叠结构101、102、103侧壁形成侧墙14，采用图形化的光刻胶16遮盖外围电路区Ⅱ，深离子注入分别形成存储晶体管以及选择晶体管的源漏重掺杂区(未图示)。

一个实施例中，形成侧墙14的步骤包括：在第一缓冲氧化层12上沉积一层氮化硅层，回蚀(Etch back)，即无掩模板刻蚀，至栅极堆叠结构101、102、103顶部的硬掩模层11的表面暴露出。

深离子注入前，先在栅极堆叠结构101、102、103顶部、墙14以及半导体衬底10表面形成第二缓冲氧化层15。上述第二缓冲氧化层15材质例如为二氧化硅，在深离子注入过程中保护半导体衬底10表面。

存储单元区Ⅰ深离子注入完毕后，灰化去除残留的光刻胶。

其它实施例中，上述存储晶体管的源漏深掺杂区与选择晶体管的源漏深掺杂区可以分步骤形成。

接着，参照图4所示，采用图形化的光刻胶17遮盖存储单元区Ⅰ，浅离子注入形成逻辑晶体管的源漏轻掺杂区(未图示)。

浅离子注入过程中，外围电路区Ⅱ的半导体衬底10表面的第二缓冲氧化层15对半导体衬底10进行保护。

外围电路区Ⅱ浅离子注入完毕后，灰化去除残留的光刻胶。

再接着，参照图5所示，采用图形化的光刻胶18遮盖存储单元区Ⅰ，在光刻胶层18以及外围电路区Ⅱ上沉积二氧化硅层19，参照图6所示，回蚀该二氧化硅层19以形成侧墙20。

二氧化硅层19的沉积例如为原子层沉积法。

回蚀过程直至栅极堆叠结构103顶部的硬掩膜层11露出。上述回蚀过程中，光刻胶层18上的二氧化硅层19完全被去除。回蚀可以采用等离子增强干法刻蚀工艺实现。

侧墙20形成完毕后，灰化去除残留的光刻胶。

接着，仍参照图6所示，采用图形化的光刻胶22遮盖存储单元区Ⅰ，以图形化的光刻胶22以及侧墙20为掩膜，深离子注入形成逻辑晶体管的源漏重掺杂区(未图示)。深离子注入前，先在存储单元区Ⅰ的第二缓冲氧化层15、外围电路区Ⅱ的栅极堆叠结构103顶部、侧壁20以及半导体衬底10表面形成第三缓冲氧化层21。上述缓第三冲氧化层21材质例如为二氧化硅，在深离子注入过程中保护半导体衬底10表面。

外围电路区Ⅱ深离子注入完毕后，灰化去除残留的光刻胶。

之后，参照图7所示，在半导体衬底10以及栅极堆叠结构101、102、103上形成牺牲层23，该牺牲层23完全覆盖各栅极堆叠结构101、102、103。

在具体实施过程中，牺牲层23可以为有机材料(ODL)，可以采用灰化法去除，相对于干法刻蚀或湿法去除，不会腐蚀其它结构。一个实施例中，该有机材料为有机流体材料，例如光刻过程的有机底部抗反射层，流体材料的优点在于：其填充能力好。

接着，参照图8所示，回蚀该牺牲层23的部分高度，至栅极堆叠结构101、102、103的顶表面及侧壁上部部分高度暴露出。

上述回蚀为无掩膜板刻蚀，对于有机材料，例如采用含氟的气体，CF₄、C₃F₈等干法刻蚀。

回蚀完毕后，若暴露出的栅极堆叠结构101、102、103侧壁仍覆盖侧墙或缓冲氧化层，则对上述侧墙与缓冲氧化层采用湿法处理，例如对于氮化硅材质，采用热磷酸去除，对于二氧化硅材质，采用HF酸去除。

一个实施例中，栅极堆叠结构101、102、103顶部的二氧化硅硬掩膜层11，采用HF酸去除。

一个实施例中，暴露出的栅极堆叠结构101、102、103的侧壁上部部分高度为控制栅厚度的1/4～1/3。

本步骤的作用是暴露出存储晶体管的控制栅101d、选择晶体管的选择栅102d以及逻辑晶体管的逻辑栅103d的部分厚度，以便于后续在其上沉积金属对其硅化。

之后参照图9所示，完全去除牺牲层23。

有机材料的牺牲层23采用灰化法去除。本步骤完毕后，参照图9所示，栅极堆叠结构101、102、103的下部侧壁形成有侧墙。另外，半导体衬底10表面覆盖有缓冲氧化层，对于外围电路区Ⅱ，逻辑晶体管的栅极堆叠结构103之间的半导体衬底10表面覆盖有第三缓冲氧化层21；对于存储单元区Ⅰ，存储晶体管的栅极堆叠结构101之间、以及存储晶体管的栅极堆叠结构101与选择晶体管的栅极堆叠结构102之间的半导体衬底10表面自下而上覆盖有第二缓冲氧化层15、第三缓冲氧化层21。

接着，仍参照图9所示，在暴露出的栅极堆叠结构101、102、103顶表面及侧壁上部部分高度沉积金属并进行硅化以形成金属硅化物24。

在具体实施过程中，先采用酸洗处理，去除掺杂多晶硅表面氧化部分。之后在暴露出的栅极堆叠结构101、102、103侧壁上部部分高度、以及第三缓冲氧化层21上沉积金属，材质例如为镍。其它实施例中，金属材质也可以为钴、钛或钨。

由于存储晶体管的栅极堆叠结构101宽度较小，因而硅化后，其暴露出的高度全部转化为金属硅化物24。选择晶体管以及逻辑晶体管的栅极堆叠结构102、103宽度较大，硅化后，其暴露出的高度自外表面向内部分深度转化为金属硅化物24。

可以理解的是，其它实施例中，也可以先在栅极堆叠结构101的顶表面、侧壁上部部分高度以及栅极堆叠结构之间的牺牲层23上沉积金属，进行硅化。后去除未被硅化的金属以及全部牺牲层23。相对于该方案，先全部去除牺牲层23，后沉积金属的好处在于：参照图9所示，沉积在栅极堆叠结构101、102、103顶表面的金属厚度大于沉积在栅极堆叠结构101、102、103侧壁侧墙上的金属厚度，去除未被硅化的金属时易于去除，能避免栅极堆叠结构顶部金属硅化物拖尾现象。

接着，参照图10所示，在分立的栅极堆叠结构之间及其上形成绝缘填充物25，绝缘填充物25在存储晶体管的栅极堆叠结构101之间形成空气隙26。

本步骤中，利用填充性能较差的绝缘填充物25形成工艺，在间距较小的存储晶体管的栅极堆叠结构101之间形成空气隙26。一个实施例中，绝缘填充物25的形成采用等离子增强的正硅酸乙酯沉积工艺(PETEOS)。

参照图10所示，本实施例还提供了一种快闪存储器，包括：

具有存储单元区Ⅰ与外围电路区Ⅱ的半导体衬底10；存储单元区Ⅰ具有存储晶体管阵列的多个分立栅极堆叠结构101，以及选择晶体管的栅极堆叠结构102，选择晶体管用于选择该存储晶体管阵列中某一行或某一列存储晶体管；外围电路区Ⅱ具有逻辑晶体管的若干分立栅极堆叠结构103；存储晶体管的栅极堆叠结构101之间的间隙小于逻辑晶体管的栅极堆叠结构103之间的间隙；栅极堆叠结构101、102、103两侧的半导体衬底10内形成有源漏轻掺杂区与源漏重掺杂区；

栅极堆叠结构101、102、103侧壁具有暴露出上部部分高度的侧墙，栅极堆叠结构上部部分高度至少自外表面向内部分深度为金属硅化物24；

其中，分立的栅极堆叠结构101、102、103之间及其上形成有绝缘填充物25，绝缘填充物25在存储晶体管的栅极堆叠结构101之间形成空气隙26。

一实施例中，上述快闪存储器可以为与非门快闪存储器(NAND)。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种快闪存储器的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括存储单元区与外围电路区；所述存储单元区具有存储晶体管阵列的多个分立栅极堆叠结构，以及选择晶体管的栅极堆叠结构，所述选择晶体管用于选择所述存储晶体管阵列中某一行或某一列存储晶体管；所述外围电路区具有逻辑晶体管的若干分立栅极堆叠结构；所述存储晶体管的栅极堆叠结构之间的间隙小于所述逻辑晶体管的栅极堆叠结构之间的间隙；

浅离子注入分别形成所述存储晶体管、选择晶体管以及逻辑晶体管的源漏轻掺杂区；在所述存储晶体管、选择晶体管以及逻辑晶体管的栅极堆叠结构侧壁形成侧墙，深离子注入分别形成所述存储晶体管、选择晶体管以及逻辑晶体管的源漏重掺杂区；形成源漏轻掺杂区、源漏重掺杂区时，用以离子注入的所述半导体衬底上覆盖有缓冲氧化层；

形成源漏重掺杂区之后，在所述半导体衬底以及栅极堆叠结构上形成牺牲层，所述牺牲层完全覆盖所述栅极堆叠结构；

回蚀所述牺牲层的部分高度，至所述存储晶体管的栅极堆叠结构的顶表面及侧壁上部部分高度、选择晶体管的栅极堆叠结构的顶表面及侧壁上部部分高度、以及逻辑晶体管的栅极堆叠结构的顶表面及侧壁上部部分高度暴露出；

先去除所述牺牲层，然后在所述暴露出的栅极堆叠结构顶表面及侧壁沉积金属并进行硅化以形成金属硅化物；或者，先在所述暴露出的栅极堆叠结构顶表面及侧壁上部部分高度沉积金属并进行硅化，所述金属同时沉积在所述牺牲层上，硅化完后，去除未被硅化的金属以及全部牺牲层；沉积在栅极堆叠结构顶部的金属厚度大于沉积在栅极堆叠结构侧壁的金属厚度；

在分立的所述栅极堆叠结构之间及其上形成绝缘填充物，所述绝缘填充物在存储晶体管的栅极堆叠结构之间形成空气隙。

2.根据权利要求1所述的制作方法，其特征在于，所述牺牲层为有机材料，采用灰化法去除。

3.根据权利要求2所述的制作方法，其特征在于，所述牺牲层为有机流体材料。

4.根据权利要求1所述的制作方法，其特征在于，所述存储晶体管的栅极堆叠结构自下而上包括：隧穿介电层、浮栅、栅间介电层以及控制栅；所述选择晶体管的栅极堆叠结构自下而上包括：栅介电层、下栅极、伪栅间介电层以及选择栅；所述逻辑晶体管的栅极堆叠结构自下而上包括：栅介电层、下栅极、伪栅间介电层以及逻辑栅；所述浮栅与下栅极位于同层，所述控制栅、选择栅与所述逻辑栅位于同层；回蚀所述牺牲层，暴露出的栅极堆叠结构的侧壁上部部分高度为所述同层控制栅厚度的1/4～1/3。

5.根据权利要求4所述的制作方法，其特征在于，所述控制栅、选择栅以及逻辑栅由字线充当。

6.根据权利要求1所述的制作方法，其特征在于，所述栅极堆叠结构顶表面及侧壁上部部分高度沉积的金属材质为钴、镍、钛或钨。

7.根据权利要求1所述的制作方法，其特征在于，在半导体衬底上形成牺牲层时，所述牺牲层位于所述缓冲氧化层上。

8.根据权利要求7所述的制作方法，其特征在于，在所述暴露出的栅极堆叠结构顶表面及侧壁上部部分高度沉积金属并进行硅化前，所述牺牲层被完全去除，所述金属沉积在栅极堆叠结构顶表面及侧壁上部部分高度以及半导体衬底表面的缓冲氧化层上；硅化完后，所述缓冲氧化层上的未被硅化的金属通过湿法去除。

9.根据权利要求1所述的制作方法，其特征在于，绝缘填充物的形成采用等离子增强的正硅酸乙酯沉积工艺。

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