JP2008016546A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】より信頼性の高い半導体記憶装置及びその製造方法を提供すること。
【解決手段】本発明の半導体記憶装置の製造方法は、半導体基板１上にゲート電極層３及びキャップ層４を形成する工程と、ゲート電極層３及びキャップ層４を覆うゲート絶縁膜５を形成する工程と、ゲート絶縁膜５を覆う層間膜６を形成する工程と、ゲート絶縁膜５を覆う層間膜６のうちゲート電極層３及びキャップ層４の側面側の部分を残して層間膜６を除去する工程と、ゲート絶縁膜５の一部を除去して半導体基板１の表面の一部を露出させる工程と、再び半導体基板１を覆う層間膜６を形成する工程と、層間膜６にコンタクトホールを形成する工程と、前記コンタクトホールにコンタクト材を充填する工程と、を有する。
【選択図】図５

Description

本発明は、半導体記憶装置及びその製造方法に関する。

近年、半導体記憶装置において配線の微細化が進んでいる。その一方で、半導体記憶装置の内部の記憶素子の占める面積は大きく減少させることができず、その面積確保のために構造の三次元化が必要となっている。構造の三次元化は、半導体基板上に絶縁層を配置し、更にこの上に導電層を形成することで行われる。これらの半導体基板と導電層との間の電気的な接続は、導電性の金属等からなるコンタクトプラグを介して行われる。

半導体基板と絶縁層を介して配置される導電層とを接続するコンタクトプラグを形成する技術としては、例えば下記特許文献１に、半導体基板における拡散領域とこの上の層に形成される導電層とを接続するコンタクトプラグを形成する技術が開示されている。

特開平２００４−３６３４０２号公報

一般に、半導体記憶装置の製造工程においては、コンタクトホールを形成する際においてはマスクの合わせずれ、レジスト寸法のばらつきなどが生じうる。しかしながら、上記特許文献１に記載の技術では、コンタクトホールを形成する場合、コンタクトホールの近傍において絶縁層が露出しているため、マスクの合わせずれやレジスト寸法のばらつきなどにより、この露出した絶縁層がコンタクトホールの形成工程において同時に除去等されてしまうため、電気的性能が劣化してしまう又は電気的に短絡してしまうといった虞がある。

そこで、本発明は、より信頼性の高い半導体記憶装置及びその製造方法を提供することを目的とする。

本発明の一実施形態に係る半導体記憶装置の製造方法は、半導体基板上にゲート電極層及びキャップ層を形成する工程と、前記ゲート電極層及び前記キャップ層を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆う層間膜を形成する工程と、前記ゲート絶縁膜を覆う層間膜のうち前記ゲート電極層及び前記キャップ層の側面側の部分を残して前記層間膜を除去する工程と、前記ゲート絶縁膜の一部を除去して前記半導体基板の表面の一部を露出させる工程と、再び前記半導体基板を覆う層間膜を形成する工程と、前記層間膜にコンタクトホールを形成する工程と、コンタクトホールにコンタクト材を充填する工程と、を含む。

本発明の一実施形態によると、より信頼性の高い半導体記憶装置及びその製造方法を提供することができる。

以下、本発明の実施形態について図面を参照しつつ説明する。ただし、本発明は、多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（一実施形態）
図１は、本発明の一実施形態に係る半導体記憶装置の概略ブロック図である。本実施形態に係る半導体記憶装置１００は、いわゆるＮＯＲ型であって、例えばメモリセルアレイ１０１、ローデコーダ１０２、読出書込回路部１０３、周辺回路部１０４及びパッド部１０５を備えている。

本実施形態に係るメモリセルアレイ１０１は、電気的に書き換え可能な複数のメモリセルをマトリクス状に配置して構成されている。図２に本実施形態に係るメモリセルアレイについての概略ブロック図の例を示す。本実施形態に係るメモリセルアレイ１０１は、図２で示すとおり、複数の（ｍ個の）メモリセルブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１）を有して構成されている。

次に、図３に複数のメモリセルブロックのうちの一つ（例えばＢＬＫ０）について、より詳細な等価回路の例を示す。図３で示すとおり、各メモリセルブロックは、複数のワード線ＷＬ０〜ＷＬ３１と、このワード線と交差して配置される複数のビット線ＢＬ０〜ＢＬｋとを有している。各ワード線ＷＬ０〜ＷＬ３１と各ビット線ＢＬ０〜ＢＬｋとの交差部にはメモリセルＭＴｒ０〜ＭＴｒ３１が配置されている。ワード線ＷＬ０〜ＷＬ３１は、それぞれ、メモリセルＭＴｒ０〜ＭＴｒ３の制御ゲートに接続されている。ビット線ＢＬ０〜ＢＬｋは、それぞれ、メモリセルＭＴｒ０〜ＭＴｒ３のドレインに接続されている。なお、本実施形態においては、１ブロック内のワード線の数を３２としたが、これに限定されるわけではなく、要求されるメモリ容量に応じて適宜変更すればよい。

ここで、本実施形態に係る半導体記憶装置のより詳細な説明を行う。図４は、本実施形態に係る半導体記憶装置における図５のＢ−Ｂ’断面図である。図５は、本実施形態に係る半導体記憶装置における図４のＡ−Ａ’断面図である。
図４及び図５に示すとおり、本実施形態に係る半導体記憶装置は、半導体基板１の上に形成されている複数のトランジスタ１１０及び配線層１２０（１つのみが図示されている）を具備している。

トランジスタ１１０は、図５に示すとおり、半導体基板１の上に形成されるトンネル酸化膜２、ゲート電極層３及びキャップ層４を有している。また、隣り合うゲートの間には、ゲート側壁絶縁膜５、層間膜６及びコンタクトプラグ７が形成されている。キャップ層４の上には層間膜６及び導電膜８が形成されている。なおコンタクトプラグ７は、半導体基板１の拡散領域１１と導電膜８とを電気的に接続している。

配線層１２０は、配線９、ゲート側壁絶縁膜５及び層間膜６を具備している。配線９は、ローカルインターコネクション｛ＬＩ（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）｝とも称されている。配線９は、半導体基板１の拡散領域１１と導電膜８との間に形成されており、半導体基板１の拡散領域１１と導電膜８とを電気的に接続している。配線９の周囲には、ゲート側壁絶縁膜５及び層間膜６が形成されている。
トランジスタ１１０のトンネル酸化膜２としては、半導体基板１とゲート電極層３とを絶縁し、かつ、コントロールゲート３３と半導体基板１との間に印加される電圧に応じてフローティングゲート３１へ電荷を蓄積させる又は引き抜くことができるものである限り限定されず、例えば、半導体基板１を酸化させた酸化膜（シリコン酸化膜）等を採用することができる。

また、ゲート電極層３としては、限定されるわけではないが、フローティングゲート３１と、このフローティングゲート３１の上に形成される絶縁膜３２と、更にこの上に形成されるコントロールゲート３３と、を有して構成されていることが望ましい。なお、それぞれ限定されるわけではないが、フローティングゲート３１としてはポリシリコン層を用いてもよく、絶縁膜３２としてはＯＮＯ膜を用いてもよく、また、コントロールゲート３３としてはポリシリコン層とこの上に形成されるタングステンシリコン層を用いてもよい。
なお、本実施形態ではフローティングゲート３１とコントロールゲート３３との組み合わせからなるゲート電極層を採用しているが、例えば単一のシリコン層からなるゲート電極層である構成を採用してもよく、本実施形態に限定されるものではない。

また、キャップ層４は、後に後述する工程においてストッパとして用いられるものであって、材料としては、限定されるわけではないが、例えば、シリコン窒化膜等を用いることができる。なお、一般的なキャップ層４としてはＴＥＯＳ等も好適に用いることができるが、後述の製造工程においてゲート電極層３及びキャップ層４上のゲート側壁絶縁膜５が除去されてしまうため、シリコン窒化膜を用いることが好ましい。

ゲート側壁絶縁膜５は、隣接するゲート同士を電気的に絶縁するためのものであって、限定されるわけではないが図５で示すとおり、ゲート側壁酸化膜５１とゲート側壁窒化膜５２と、を有して構成されている。ゲート側壁酸化膜５１の材質としては、限定されるわけではないが、例えばシリコン酸化膜を好適に用いることができるし、ゲート側壁窒化膜５２の材質としても限定されるわけではないが、例えば、シリコン窒化膜を用いることができる。

キャップ層４の上に形成される層間膜６としては、特に限定されるわけではないが、例えば、ＴＥＯＳ、ＢＰＳＧ等を好適に用いることができる。

コンタクトプラグ７は、半導体基板１のソースドレイン領域１１と層間膜６上に形成される導電膜８との電気的な接続を行うためのものである。コンタクトプラグ７の材料としては、導電性である限りにおいて特段に限定されるわけではないが、例えば、タングステン、銅等の金属及びこれらの合金を用いることができる。なお、コンタクトプラグ７の材料としてタングステンを用いる場合、半導体基板とタングステンとの接触をよくするために、コンタクトホールの淵部にＴｉ／ＴｉＮの積層膜７１を形成しておくことも有用である。

本半導体装置の構成は以上のとおりであるが、後述する工程に起因する複数の特徴的な構成を有しており、例えば、キャップ層４と層間膜５とが直接接している点、ゲート電極３及びキャップ層４の側壁側にのみゲート酸化膜（ゲート側壁酸化膜５１）及びゲート窒化膜（ゲート側壁窒化幕５２）が形成されている点が主な特徴的となっている。

次に、本実施形態に係る半導体記憶装置の製造方法（以下「本製造方法」という。）について説明する。なお、トランジスタ１１０と配線層１２０の製造方法とは、コンタクトプラグ７と配線９の形状が異なるのみであるから製造方法としては同じであるので、トランジスタ１１０の製造方法についてのみ、説明する。
本製造方法は、半導体基板上にトンネル酸化膜２、ゲート電極層３及びキャップ層４と、を形成する工程と（図６）、ゲート電極層３及びキャップ層４の上部及び側壁にゲート側壁絶縁膜５を形成する工程と（図７）、ゲート側壁絶縁膜５上に層間膜６を形成する工程と（図８）、層間膜６の一部を除去する工程と（図９）、ゲート側壁絶縁膜５の一部を除去する工程と（図１０）、再び層間膜６を形成する工程と（図１１）、コンタクトホールを形成する工程と（図１２）、コンタクトホールにコンタクト材を充填する工程と、導電膜８を形成する工程と（図５）、を具備している。

ここで半導体基板上にトンネル酸化膜２、ゲート電極層３及びキャップ層４を形成する工程（図６）は、これらを所望の形状にパターニングできる限りにおいて制限されないが、例えば半導体基板１上にトンネル酸化膜２、ゲート電極層３、キャップ層４をＣＶＤ等により順次形成した後、所望の形状に形成されたレジストを塗布し、これをマスクとしてエッチングする工程等を採用することができる。なおこの工程により、複数のフローティングゲート３１及びコントロールゲート３３が溝７２を介して分離されることとなる。

本実施形態に係るゲート電極層３及びキャップ層４の上部及び側壁にゲート側壁絶縁膜５を形成する工程（図７）は、ゲート電極３及びキャップ層４を覆うことができる限りにおいて限定されるものではないが、ゲート側壁酸化膜５１を形成する工程と、ゲート側壁窒化膜５２を形成する工程と、に分けることができる。（なお本ゲート側壁絶縁膜５は、ゲート電極層３、キャップ層４の上部にも存在しているが、後述する工程においてゲート電極層３及びキャップ層４の上部にある部分は除去されてしまうため、説明上「ゲート側壁絶縁膜」と呼ぶこととする。）

ゲート側壁絶縁膜５上に層間膜６を形成する工程（図８）は、ゲート電極層３の間の溝に層間膜６を充填させる工程を含む。この層間膜６はゲート側壁絶縁膜５をエッチングによる侵食から防止するために設けられるものである。層間膜６としては、特に限定されるわけではないが、例えば、ＴＥＯＳ、ポリシリコン等を好適に用いることができる。この層間膜６の厚さについては、隣接するゲート電極層３の間の溝を埋めることができる程度であれば特に限定されない。なお、ゲート側壁絶縁膜５上に層間膜６を形成する具体的な工程としては、限定されるわけではないが、ＣＶＤ等により層間膜６を形成し、ゲート側壁窒化膜５２をストッパとしてＣＭＰ等で平坦化することで実現できる。

層間膜６の一部を除去する工程（図９）は、コンタクトホールの径を制御する工程であるとともに、ゲート側壁絶縁膜５のうちゲート電極層３の側壁側の部分を残す工程である。即ち、ここで「一部を除去する」とは、ゲート電極層３及びキャップ層４の側壁側の部分を残し、それ以外の部分、例えば、ゲート電極層３の間の溝の底部やゲート電極層３及びキャップ層４の上部を露出させる工程をいう。なおここで層間膜６の一部を除去する工程としては、種々採用可能であり限定されるわけではないが、例えば、ＲＩＥ等のエッチングを好適に用いることができる。

ゲート側壁絶縁膜５の一部を除去する工程（図１０）は、上記の層間膜６の一部を除去する工程により露出したゲート側壁絶縁膜５の部分を除去する工程である。ゲート側壁絶縁膜５の一部を除去する工程（図１０）は、具体的にはゲート電極層３の間の溝の底部のゲート側壁絶縁膜５及びキャップ層４の上部に形成されるゲート側壁絶縁膜５の部分を除去し、半導体基板１やキャップ層４の一部を露出させる工程である。
なお、この工程は、更に、ゲート側壁窒化膜５２の露出した部分を除去する工程と、ゲート側壁酸化膜５１の露出した部分を除去する工程と、に分けることができる。これらのゲート側壁絶縁膜５を除去する方法としては、限定されないが、例えば、ＲＩＥ等のエッチングを好適に用いることができる。また、本工程の結果、ゲート電極層３及びキャップ層４上のゲート側壁酸化膜５１及びゲート側壁窒化膜５２はいずれも除去されてしまうことが特徴的である。

そして、再び層間膜６を形成する工程（図１１）は、上記したゲート側壁絶縁膜５上に層間膜６を形成する工程により形成された層間膜６とは別の新たな層間膜６を形成する工程であって、ゲート電極層３の間の溝に層間膜６を充填する、及び、ゲート電極層３及びキャップ層４の上に層間膜６を形成する工程である。
また、この工程は、更に、上記層間膜６の一部を除去する工程（図９）において残された層間膜を除去する工程と、ゲート電極層３の間の溝に層間膜を充填する工程と、この層間膜、ゲート電極層３及びキャップ層４の上に層間膜を形成する工程と、に分けることができる。
上記層間膜６の一部を除去する工程（図９）において残された層間膜６を除去する工程は、必ずしも必要ではなく、そのまま残すことも可能ではあるが、電気的な特性に悪影響を与えないようにする観点から除去することが望ましい。この除去する方法としては限定されないが、例えばフッ素系薬液によるエッチング等を好適に用いることができる。
なおゲート電極層３の間の溝に層間膜６を形成する工程としても、限定されるわけではないが層間膜６を堆積させた後、キャップ層４をストッパとしてＣＭＰする方法が採用できる。なお、このゲート電極層３の間の溝に形成される層間膜６としては限定されるわけではないが、例えば、ＢＰＳＧが好適であり、ゲート電極層３及びキャップ層４の上に形成される層間膜６としては上述のとおりＴＥＯＳ等が好適である。

コンタクトホール７２を形成する工程（図１２）では、限定されるわけではないが、例えば所望の形状に形成されたレジスト９を層間膜６の上部に形成し、エッチング等を行うことにより実現される。またこの場合において、エッチングを採用する場合、ゲート側壁酸化膜５１に選択日のあるＲＩＥ条件（ゲート側壁窒化膜５２を削らない）にて半導体基板１までエッチングすることが好ましい。

コンタクトホール７２にコンタクト材を充填してコンタクトプラグ７を形成する工程は（図１０）、限定されるわけではないが、例えば、ＣＶＤ法により充填し、かつ、ＣＭＰ等により平坦化することが考えられる。

そして、最後に層間膜６の上に導電膜８を形成することで（図５）、本実施形態に係る半導体記憶装置を製造することができる（図５）。

以上説明したとおり、本実施形態に係る半導体記憶装置の製造方法によると、一度ゲート電極層３及びキャップ層４上に層間膜６を形成し、これをゲートの側壁側の部分だけ残して除去することで、ゲート電極３、キャップ層４の側面部分のゲート側壁絶縁膜５を保護するとともに、コンタクトホールに対応する部分を露出させることができる。即ちゲート側壁絶縁膜５を必要以上に傷つけることなく自己整合的に確実にコンタクトホールを形成することができるという優れた効果を有する。

なお、これに対し、図１３で示すように、層間膜６を形成した後に直ぐにコンタクトホール７２を形成しようとする場合には、例えば、マスクずれが生じた場合に、側面側のゲート絶縁膜を保護するものが無いため、側壁部分のゲート絶縁膜５２も削られてしまう虞がある（図中の点線による楕円で囲まれた領域参照）。これは、図１４で示すように、コンタクトプラグ７とゲート電極層３との距離が短くなることを示し、電気的な特性の劣化や短絡といった問題を生じさせてしまう結果となる。
よって、本実施形態に係る半導体記憶装置の製造方法により、信頼性の高い半導体記憶装置およびその製造方法を提供することができる。ここで、マスクの合わせずれが生じた例が図１５に示され、また、レジスト寸法のばらつきが生じた例が図１６に示される。これらの図１５及び図１６からも明らかなように、本実施形態に係る半導体記憶装置の製造方法は、コンタクトホールの開孔の際、ゲート側壁絶縁膜５で保護しているため、たとえマスク合わせずれが生じてもゲート側壁絶縁膜５を削ることが無いため、ゲート電極層３の間隔が微細化した場合にも十分対応可能な信頼性の高い半導体記憶装置とすることができる。

また、本実施形態に係る半導体記憶装置は、ゲート電極層３同士の間隔を広くする場合にも適用可能であり、この場合の製造工程を説明するための図が図１７乃至図２３である。
なお、この場合の製造工程は、上述の場合と同様であり、図１７は図７とほぼ同様であり、図１８は図８とほぼ同様であり、図１９は図９とほぼ同様であり、図２０は図１０とほぼ同様であり、図２１は図１１とほぼ同様であり、図２２は図１２とほぼ同様である。また、この結果の半導体記憶装置が図２３に示されている。この方法によっても、上記コンタクトホールの開孔の際、ゲート側壁絶縁膜５で保護しているため、たとえマスク合わせずれが生じてもゲート側壁絶縁膜５を削ることが無いため、ゲート電極層３の間隔が微細化した場合にも十分対応可能な信頼性の高い半導体記憶装置とすることができる。
なお、本発明は、配線層１２０の代わりに半導体基板１にイオン注入により形成された導電層｛ＳＵＳ（サス）｝を有する半導体記憶装置に適用することができ、、また、、配線層１２０を有しない半導体記憶装置に適用することができる。

本発明の一実施形態に係る半導体記憶装置を示す概略ブロック図である。 本発明の一実施形態に係る半導体記憶装置におけるメモリセルアレイを示す概略ブロック図である。 本発明の一実施形態に係る半導体記憶装置におけるメモリセルアレイの詳細な構成を示す回路図である。 本発明の一実施形態に係る半導体記憶装置における図５のＢ−Ｂ’断面図である。 本発明の一実施形態に係る半導体記憶装置における図４のＡ−Ａ’断面図である。 本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 比較例に係る半導体記憶装置の製造方法の一工程を示す略断面図である。 比較例に係る半導体記憶装置の略断面図である。 本発明の一実施形態に係る半導体記憶装置においてマスクの合わせずれが生じた例における略断面図である。 本発明の一実施形態に係る半導体記憶装置においてレジストの寸法ばらつきが生じた例における略断面図である。 本発明の一実施形態に係る他の例の半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る他の例の半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る他の例の半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る他の例の半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る他の例の半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る他の例の半導体記憶装置の製造方法の一工程を示す略断面図である。 本発明の一実施形態に係る他の例の半導体記憶装置を示す略断面図である。

符号の説明

１…半導体基板、２…トンネル酸化膜、３…ゲート電極層、４…キャップ層、５…ゲート側壁絶縁膜、６…層間膜、７…コンタクトプラグ、１１…ソースドレイン領域、３１…フローティングゲート、３２…絶縁膜、３３…コントロールゲート、５１…ゲート側壁酸化膜、５２…ゲート側壁窒化膜、７２…コンタクトホール

Claims (5)

1. 半導体基板上にゲート電極層及びキャップ層を形成する工程と、
   前記ゲート電極層及び前記キャップ層を覆うゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を覆う層間膜を形成する工程と、
   前記ゲート絶縁膜を覆う層間膜のうち前記ゲート電極層及び前記キャップ層の側面側の部分を残して前記層間膜を除去する工程と、
   前記ゲート絶縁膜の一部を除去して前記半導体基板の表面の一部を露出させる工程と、
   再び前記半導体基板を覆う層間膜を形成する工程と、
   前記層間膜にコンタクトホールを形成する工程と、
   前記コンタクトホールにコンタクト材を充填するする工程と、を含む半導体記憶装置の製造方法。
2. 前記ゲート絶縁膜を除去して前記半導体基板の表面の一部を露出させるに際し、
   前記キャップ層も露出させることを特徴とする請求項１記載の半導体記憶装置の製造方法。
3. 再び前記半導体基板を覆う前記層間膜を形成するに際し、
   前記ゲート電極層及び前記キャップ層の側面側の部分に残された前記層間膜を除去する工程を含むことを特徴とする請求項１記載の半導体記憶装置の製造方法。
4. 前記ゲート絶縁膜を覆う層間膜は、ＴＥＯＳ又はポリシリコンであることを特徴とする請求項１記載の半導体記憶装置の製造方法。
5. 半導体基板と、
   前記半導体基板上に順に形成されるトンネル酸化膜、ゲート電極層、キャップ層、層間膜及び導電層と、
   前記ゲート電極層及び前記キャップ層の側面側にのみ形成されるゲート絶縁膜と、
   前記ゲート絶縁膜の前記ゲート電極層及び前記キャップ層とは反対側の層間膜に形成され、かつ、前記導電層と前記半導体基板とを電気的に接続するコンタクトプラグと、を有する半導体記憶装置。
   
   

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