CN104979351A - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN104979351A CN104979351A CN201410542072.9A CN201410542072A CN104979351A CN 104979351 A CN104979351 A CN 104979351A CN 201410542072 A CN201410542072 A CN 201410542072A CN 104979351 A CN104979351 A CN 104979351A
- Authority
- CN
- China
- Prior art keywords
- layer
- pipe
- channel layer
- semiconductor device
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 32
- 230000008878 coupling Effects 0.000 claims description 29
- 238000010168 coupling process Methods 0.000 claims description 29
- 238000005859 coupling reaction Methods 0.000 claims description 29
- 238000011049 filling Methods 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 14
- 239000010410 layer Substances 0.000 description 514
- 239000000463 material Substances 0.000 description 152
- 238000005530 etching Methods 0.000 description 56
- 230000015654 memory Effects 0.000 description 29
- 230000004888 barrier function Effects 0.000 description 17
- 239000011810 insulating material Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 238000013500 data storage Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 102100025490 Slit homolog 1 protein Human genes 0.000 description 4
- 108700011893 Slit homolog 2 Proteins 0.000 description 4
- 102100027340 Slit homolog 2 protein Human genes 0.000 description 4
- 101150028561 Slit1 gene Proteins 0.000 description 4
- 101150085024 Slit2 gene Proteins 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000002156 mixing Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000004767 nitrides Chemical group 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
根据一个实施例的半导体装置可以包括：第一管道栅，其由隔离层划分开；第一管道沟道层，其掩埋在第一管道栅中；第二管道栅，其覆盖第一管道沟道层、第一管道栅以及隔离层；以及第二管道沟道层，其掩埋在第二管道栅中。
Description
相关申请的交叉引用
本申请要求2014年4月7日向韩国知识产权局提交的申请号为10-2014-0041146的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
实施例涉及半导体装置及其制造方法。
背景技术
半导体装置可以包括用于储存数据的存储器件。存储器件可以包括布置有存储器单元串的存储器单元阵列区和布置有用于驱动存储器单元串的外围电路的外围电路区。
为了半导体装置的高集成度，已经提出了三维存储器件，其中通过将组成存储器单元串的存储器单元层叠在衬底上而将存储器单元布置成三维。近来已经开发了用于进一步地提高这种三维存储器件的集成度的技术。
发明内容
根据一个实施例的半导体装置可以包括由隔离层划分开的第一管道栅。第一管道沟道层可以掩埋在第一管道栅中。另外，第二管道栅可以覆盖第一管道沟道层、第一管道栅以及隔离层。另外，第二管道沟道层可以掩埋在第二管道栅中。
根据一个实施例的制造半导体装置的方法可以包括形成由隔离层划分开的第一管道栅，第一牺牲层掩埋在第一管道栅中。所述方法还可以包括形成覆盖第一牺牲层、第一管道栅以及隔离层的第二管道栅，第二牺牲层掩埋在第二管道栅中。
附图说明
图1是说明根据一个实施例的半导体装置的立体图；
图2A至图2G是说明根据一个实施例的制造半导体装置的方法的截面图；
图3A至图3C是说明根据一个实施例的半导体装置的图；
图4A至图5C是说明根据一个实施例的半导体装置的图；
图6A至图6D是说明根据一个实施例的用于形成管道栅的方法的截面图；
图7是说明管道栅和隔离层的布局图；
图8是说明根据一个实施例的存储系统的框图；以及
图9是说明根据一个实施例的计算系统的框图。
具体实施方式
在下文中，将参照附图更详细地描述各种实施例。提供附图以允许本领域的普通技术人员理解本公开的实施例的范围。然而，本发明可以采用各种形式来实施，而不应解释为局限于本文列出的实施例。确切地说，提供这些实施例使得本公开将充分与完整，并且将本发明的范围充分地传达给本领域的技术人员。
参见图1，其为说明根据一个实施例的半导体装置的立体图。为了方便起见，在图1中未示出绝缘层。此外，图1示出了单元阵列区。
如图1中所示，根据一个实施例的半导体装置可以包括：沟道层CH、管道栅PG、字线WL_D和WL_S、至少一个源极选择线SSL、以及至少一个漏极选择线DSL。
字线WL_D和WL_S可以包括源极侧字线WL_S和漏极侧字线WL_D。源极侧字线WL_S可以层叠在源极选择线SSL与管道栅PG之间。另外，漏极侧字线WL_D可以层叠在漏极选择线DSL与管道栅PG之间。管道栅PG可以设置在衬底SUB之上。
沟道层CH可以包括：管道沟道层P_CH、源极侧沟道层S_CH、以及漏极侧沟道层D_CH。源极侧沟道层S_CH和漏极侧沟道层D_CH从管道沟道层P_CH突出。尽管示出了一对源极侧沟道层S_CH和一对漏极侧沟道层D_CH与管道沟道层P_CH电耦接作为一个实例，但是两个或更多个源极侧沟道层S_CH可以与管道沟道层P_CH电耦接。在可替选的方式中，根据存储串的形状，两个或更多个漏极侧沟道层D_CH可以与管道沟道层P_CH电耦接。
管道沟道层P_CH可以被掩埋在管道栅PG中。源极侧沟道层S_CH可以穿过源极侧字线WL_S和源极选择线SSL。漏极侧沟道层D_CH可以穿过漏极侧字线WL_D和漏极选择线DSL。
沟道层CH可以形成在穿过管道栅PG、字线WL_D和WL_S、至少一个源极选择线SSL以及至少一个漏极选择线DSL的通孔中。沟道层CH可以沿着通孔的表面形成为管形，以将通孔的中心区域开放。沟道层CH可以形成为掩埋形，其中掩埋通孔直至通孔的中心区域。沟道层CH可以形成为组合了管形和掩埋形二者的混合形。如果沟道层CH是管形，则沟道层CH的上部的开放中心区域可以用覆盖导电层CAP来填充。或者，可以在沟道层CH的上部掺入杂质，由此可以形成覆盖导电层CAP。源极侧沟道层S_CH的上部的覆盖导电层CAP可以用作源极区。另外，漏极侧沟道层D_CH的上部的覆盖导电层CAP可以用作漏极区。
源极侧沟道层S_CH可以与源极线SL电耦接，漏极侧沟道层D_CH可以与位线BL电耦接。漏极侧沟道层D_CH可以通过漏极接触插塞DCT与位线BL电耦接。
沟道层CH可以被多层式绝缘膜M包围。多层式绝缘膜M可以包括隧道绝缘层、数据存储层以及阻挡绝缘层中的任意一个。隧道绝缘层可以与沟道层CH接触。数据存储层可以与隧道绝缘层接触。另外，阻挡绝缘层可以与数据存储层接触。隧道绝缘层可以由氧化硅膜形成。此外，数据存储层可以由能够捕获电荷的材料层形成。例如，数据存储层可以由氮化硅层形成。阻挡绝缘层可以包括氧化硅层和具有比氧化硅层更高的介电常数的高k膜中的至少一种。多层式绝缘膜M可以包围沟道层CH的整个外壁。多层式绝缘膜M可以形成在字线WL_D和WL_S与沟道层CH的每个交叉处。多层式绝缘膜M可以沿着字线WL_D和WL_S中的每个的上侧和下侧延伸。栅绝缘层可以形成在沟道层CH与管道栅PG之间、沟道层CH与源极选择线SSL之间、沟道层CH与漏极选择线DSL之间。
根据上述结构，管道晶体管可以形成在管道栅PG与沟道层CH的交叉处。存储器单元可以形成在字线WL_D和WL_S与沟道层CH的交叉处。至少一个源极选择晶体管可以形成在至少一个源极选择线SSL与沟道层CH的交叉处。此外，至少一个漏极选择晶体管可以形成在至少一个漏极选择线DSL与沟道层CH的交叉处。照此，至少一个漏极选择晶体管、存储器单元、管道晶体管以及至少一个源极选择晶体管串联电耦接，以形成存储串。漏极选择晶体管、存储器单元、管道晶体管以及源极选择晶体管可以层叠在位线BL与源极线SL之间，以获得三维单元结构。
在一个实施例中，半导体装置可以如图2A至图2G所述来制造，以增加存储串中的层叠存储器单元的数目。
图2A至图2G是说明根据一个实施例的制造半导体装置的方法的截面图。
参见图2A，可以在包括单元区A1和外围区A2的衬底101之上形成第一层间绝缘层103。可以在第一层间绝缘层之上形成第一导电层。此后可以刻蚀第一导电层，并且可以形成沟槽T。可以在单元区A1的第一导电层形成沟槽T。沟槽T可以用第一牺牲层107来填充。第一牺牲层107可以由具有相对于随后要形成的第一材料层121和第二材料层123的刻蚀选择性的材料形成。例如，第一牺牲层107可以由TiN形成。此后，还可以在第一牺牲层107和第一导电层之上形成第二导电层。此后，可以通过刻蚀第一导电层和第二导电层而在单元区A1形成掩埋有第一牺牲层107的管道栅PG。可以在外围区A2形成组成外围电路的晶体管的驱动栅DG。管道栅PG可以具有层叠有第一导电图案105a和第二导电图案109a的层叠结构。每个驱动栅DG可以具有层叠有第一导电图案105b和第二导电图案109b的层叠结构。
可以通过将杂质注入从每个驱动栅DG的两侧开放的衬底101中来形成源极/漏极区111。
可以形成提供管道栅PG与驱动栅DG之间的绝缘的第二层间绝缘层113。可以交替地层叠第一材料层121和第二材料层123。可以在要形成层间绝缘层的层形成第一材料层121。可以在要形成字线的层形成第二材料层123。第二材料层123可以由与第一材料层121不同的材料形成。具体地，第二材料层123可以由具有相对于第一材料层121的刻蚀选择性的材料形成。例如，第一材料层121可以由用于第三层间绝缘层的绝缘材料形成。另外，第二材料层123可以由用于字线的导电材料形成。或者，第一材料层121可以由用于第三层间绝缘层的绝缘材料形成，第二材料层123可以由用于牺牲层的绝缘材料形成。氧化物膜可以用作用于第三层间绝缘层的绝缘材料。此外，具有相对于氧化物膜的刻蚀选择性的氮化物膜可以用作用于牺牲层的绝缘层。多晶硅层、金属硅化物层以及金属层中的任意一种可以用作用于字线的导电材料。
参见图2B，可以通过刻蚀第一材料层121和第二材料层123来形成第一源极侧孔H1和第一漏极侧孔H2。第一源极侧孔H1和第一漏极侧孔H2可以与沟槽T电耦接。可以进一步地刻蚀管道栅PG的第二导电图案109a。第一源极侧孔H1和第一漏极侧孔H2可以将沟槽T中的第一牺牲层107开放。可以用第二牺牲层125来填充第一源极侧孔H1和第一漏极侧孔H2的内部。第二牺牲层125可以由与第一牺牲层107相同的材料形成。
可以交替地层叠第三材料层133和第四材料层131。可以在要形成字线、源极选择线和漏极选择线的层形成第三材料层133。可以在第三材料层133之中的最上层的一个或更多个层布置源极选择线或漏极选择线。可以在要形成第四层间绝缘层的层形成第四材料层131。第三材料层133可以由与第二材料层123相同的材料形成。第四材料层131可以由与第一材料层121相同的材料形成。
参见图2C，可以将第一材料层至第四材料层121、123、133以及131图案化成具有台阶结构ST。可以通过如下来形成台阶结构ST：在第一材料层至第四材料层121、123、133和131之上形成刻蚀掩模之后，重复进行将刻蚀掩模用作刻蚀阻挡层的刻蚀工艺以及减小刻蚀掩模的尺寸的工艺。在刻蚀工艺中，可以对刻蚀掩模所暴露出的区域的最上层的至少两个层进行刻蚀。可以重复刻蚀工艺直到第一材料层至第四材料层121、123、133和131中的最下层被刻蚀为止。每当重复刻蚀工艺时，减小刻蚀掩埋的尺寸。刻蚀掩模可以是经由光刻工艺被图案化的光致抗蚀剂图案。在形成台阶结构ST之后，可以去除刻蚀掩模。
可以形成台阶结构ST和覆盖驱动栅DG的第五层间绝缘层141。在形成第五层间绝缘层141之后，可以利用诸如化学机械抛光(CMP)等的平坦化工艺来将第五层间绝缘层141的表面平坦化。
参见图2D，可以通过刻蚀第一材料层至第四材料层121、123、133和131来形成穿过第一材料层至第四材料层121、123、133和131的第一缝隙145。第一缝隙145可以以存储块或存储串为单位来形成。第一缝隙145的内部可以用绝缘材料147来填充。氧化物膜可以用作绝缘材料147。
可以通过刻蚀第三材料层133和第四材料层131来形成与第一源极侧孔H1电耦接的第二源极侧孔H3和与第一漏极侧孔H2电耦接的第二漏极侧孔H4。第二源极侧孔H3和第二漏极侧孔H4可以将第二牺牲层125开放。可以在形成台阶结构ST或者第一缝隙145之前形成第二源极侧孔H3和第二漏极侧孔H4。
参见图2E，可以通过去除第一牺牲层107和第二牺牲层125来将第一源极侧孔H1、第一漏极侧孔H2以及沟槽T开放。
可以在第二源极侧孔H3、第二漏极侧孔H4、第一源极侧孔H1、第一漏极侧孔H2以及沟槽T的内部形成沟道层CH。沟道层CH可以包括形成在第一源极侧孔H1和第二源极侧孔H3内部的源极侧沟道层S_CH、形成在第一漏极侧孔H2和第二漏极侧孔H4内部的漏极侧沟道层D_CH、以及形成在沟槽T内部的管道沟道层P_CH。沟道层CH可以由诸如多晶硅的半导体材料形成。可以沿着第二源极侧孔H3、第二漏极侧孔H4、第一源极侧孔H1、第一漏极侧孔H2以及沟槽T的表面将沟道层CH形成为管形。管形的沟道层CH的中心区域可以用绝缘材料来填充。沟道层CH可以形成为掩埋第二源极侧孔H3、第二漏极侧孔H4、第一源极侧孔H1、第一漏极侧孔H2以及沟槽T的掩埋类型。
在形成沟道层CH之前，还可以沿着第二源极侧孔H3、第二漏极侧孔H4、第一源极侧孔H1、第一漏极侧孔H2以及沟槽T的表面形成多层式绝缘膜M。多层式绝缘膜M可以由如图1中所述的相同材料形成，并且可以具有如图1中所述的相同配置。
在形成沟道层CH之后，可以在沟道层CH的上部形成覆盖导电图案CAP。覆盖导电图案CAP可以由掺杂多晶硅形成。如果用绝缘材料来填充沟道层CH的中心区域，则可以通过在去除一些绝缘材料之后用掺杂多晶硅来填充去除了绝缘材料的区域来形成覆盖导电图案CAP。如果沟道层CH形成为掩埋类型，则可以通过在沟道层CH的上部掺入杂质来形成覆盖导电图案CAP。
参见图2F，可以形成第二缝隙151。通过刻蚀源极侧沟道层S_CH与漏极侧沟道层D_CH之间的第一材料层至第四材料层121、123、133和131，第二缝隙151可以穿过第一材料层至第四材料层121、123、133和131。第二缝隙151可以将第一材料层至第四材料层121、123、133和131划分成源极侧层叠体和漏极侧层叠体。
如果第二材料层123和第三材料层133由导电材料形成，则可以用绝缘材料层来填充第二缝隙151，并且可以执行常规的后续工艺。
如果第二材料层123和第三材料层133由牺牲材料形成，则可以将经由第二缝隙151暴露出的第二材料层123和第三材料层133去除，如图2G中所示。另外，用导电图案153来填充去除了第二材料层123和第三材料层133的区域。导电图案153可以包括多晶硅层、金属硅化物层和金属层中的至少一种。如果导电图案153由诸如钨等的金属层(其具有比多晶硅更低的电阻)来形成，则还可以沿着导电图案153的表面形成诸如TiN的阻挡金属。
导电图案153可以用作字线。导电图案153中的最上层的至少一个导电图案153可以用作源极选择线或者漏极选择线。可以用绝缘材料来填充第二缝隙151，并且可以执行常规的后续工艺。
如以上在实施例中所述的，在形成由第一源极侧孔H1和第一漏极侧孔H2穿过的第一材料层121和第二材料层123之后，可以额外地层叠由第二源极侧孔H3和第二漏极侧孔H4穿过的第三材料层133和第四材料层131。因此，在实施例中，存储串中的层叠存储器单元的数目可以增加，并且三维存储器件的集成度可以增加。
在实施例中，源极侧孔可以分成穿过第一材料层121和第二材料层123的第一源极侧孔H1以及穿过第三材料层133和第四材料层131的第二源极侧孔H3。在实施例中，漏极侧孔可以分成穿过第一材料层121和第二材料层123的第一漏极侧孔H2以及穿过第三材料层133和第四材料层131的第二漏极侧孔H4。由于相比于在层叠第一材料层至第四材料层121、123、133和131之后一起形成穿过第一材料层至第四材料层121、123、133和131的源极侧孔和漏极侧孔的情况，孔的高宽比减小，所以实施例可以增强孔形成工艺的稳定性。
图3A至图3C是说明根据一个实施例的半导体装置的图。图3A示出说明根据一个实施例的半导体装置的立体图。图3B是说明根据一个实施例的半导体装置的布局图。另外，图3C是说明沟道层与源极线之间的耦接和沟道层与位线之间的耦接的图。
参见图3A，根据一个实施例的半导体装置可以包括：第一沟道层CH1、第二沟道层CH2、管道栅PG、第一层叠体ML1、刻蚀停止层ES以及第二层叠体ML2。第一层叠体ML1、刻蚀停止层ES和第二层叠体ML2可以顺序地层叠在管道栅PG之上。刻蚀停止层ES可以形成在第一层叠体ML1与第二层叠体ML2之间。可以通过层叠比第一层叠体ML1的材料层的数目更多数目的材料层来形成第二层叠体ML2。第二层叠体ML2可以比第一层叠体ML1高。
第一层叠体ML1、刻蚀停止层ES和第二层叠体ML2可以通过缝隙被划分成源极侧层叠体和漏极侧层叠体。源极侧层叠体可以包括源极侧字线WL_S和在源极侧字线WL_S的上侧之上的至少一个源极选择线SSL。漏极侧层叠体可以包括漏极侧字线WL_D和在漏极侧字线WL_D的上侧之上的至少一个漏极侧选择线DSL。刻蚀停止层ES可以通过缝隙被划分成源极侧字线WL_S和漏极侧字线WL_D，或者可以通过缝隙被划分成绝缘图案。例如，如果刻蚀停止层ES由导电层形成，则刻蚀停止层ES可以通过缝隙被划分成源极侧字线WL_S和漏极侧字线WL_D。如果刻蚀停止层ES由绝缘材料形成，则刻蚀停止层ES可以通过缝隙被划分成绝缘图案。
第一沟道层CH1可以包括第一管道沟道层P_CH1和从第一管道沟道层P_CH1突出的第一源极侧沟道层S_CH1和第一漏极侧沟道层D_CH1。第二沟道层CH2可以包括第二管道沟道层P_CH2和从第二管道沟道层P_CH2突出的第二源极侧沟道层S_CH2和第二漏极侧沟道层D_CH2。第二沟道层CH2可以设置在比第一沟道层CH1更高的位置。
管道栅PG可以包括第一管道栅PG1和在第一管道栅PG1之上的第二管道栅PG2。第一管道沟道层P_CH1和第二管道沟道层P_CH2可以被掩埋在管道栅PG中。第一管道沟道层P_CH1可以被掩埋在第一管道栅PG1中。另外，第二管道沟道层P_CH2可以被掩埋在第二管道栅PG2中。第二管道沟道层P_CH2可以被设置在比第一管道沟道层P_CH1更高的位置，并且可以被形成为比第一管道沟道层P_CH1更短。
第一源极侧沟道层S_CH1和第二源极侧沟道层S_CH2可以穿过包括源极侧字线WL_S和源极侧选择线SSL的源极侧层叠体。第一源极侧沟道层S_CH1和第二源极侧沟道层S_CH2可以与源极线SL电耦接。第一漏极侧沟道层D_CH1和第二漏极侧沟道层D_CH2可以穿过包括漏极侧字线WL_D和漏极选择线DSL的漏极侧层叠体。第一漏极侧沟道层D_CH1和第二漏极侧沟道层D_CH2可以与位线BL电耦接。
第一沟道层CH1和第二沟道层CH2可以被形成为如图1中所示的穿通孔的中心区域开放的管形、掩埋穿通孔的中心区域的掩埋形、或者管形和掩埋形混合的混合形状。第一沟道层CH1和第二沟道层CH2可以如图1中所示由多层式绝缘膜包围。
管道晶体管可以形成在管道栅PG与第一沟道层CH1的交叉处，或者管道栅PG与第二沟道层CH2的交叉处。存储器单元可以形成在字线WL_D和WL_S与第一沟道层CH1的交叉处。存储器单元可以形成在字线WL_D和WL_S与第二沟道层CH2的交叉处。源极选择晶体管可以形成在源极选择线SSL与第一沟道层CH1的交叉处、或者源极选择线SSL与第二沟道层CH2的交叉处。漏极选择晶体管可以形成在漏极选择线DSL与第一沟道层CH1的交叉处、或者漏极选择线DSL与第二沟道层CH2的交叉处。漏极选择晶体管、存储器单元、管道晶体管以及源极选择晶体管串联耦接以构成存储串。漏极选择晶体管、存储器单元、管道晶体管以及源极选择晶体管可以层叠在位线BL与源极线SL之间以获得三维单元结构。
参见图3B，第一管道沟道层P_CH1和第二管道沟道层P_CH2可以沿着第一方向I-I’和与第一方向I-I’相交叉的第二方向II-II’布置成矩阵形状。第一管道沟道层P_CH1和第二管道沟道层P_CH2可以沿着第一方向I-I’交替地布置。第一管道沟道层P_CH1和第二管道沟道层P_CH2可以沿着第二方向II-II’交替地布置。
在一个实施例中，不同长度和不同高度的第一管道沟道层P_CH1和第二管道沟道层P_CH2可以沿着第一方向I-I’和第二方向II-II’交替地布置。另外，在一个实施例中，与具有相同高度和相同长度的管道沟道层相比，第一管道沟道层P_CH1和第二管道沟道层P_CH2可以更密集地布置。结果，可以增强存储器件的集成度。沿着第一方向I-I’交替布置的第一管道沟道层P_CH1和第二管道沟道层P_CH2可以部分地彼此重叠。
漏极侧层叠体ML_D可以包围第一漏极侧沟道D_CH1和第二漏极侧沟道D_CH2，并且可以沿着第一方向I-I’延伸。源极侧层叠体ML_S可以包围第一源极侧沟道层S_CH1和第二源极侧沟道层S_CH2，并且可以沿着第一方向I-I’延伸。
漏极侧层叠体ML_D可以包围在一条线上的至少一个漏极侧沟道层D_CH1和在一条线上的至少一个第二漏极侧沟道层D_CH2。漏极侧层叠体ML_D可以通过第一缝隙Slit1分开。第一缝隙Slit1可以以存储块为单位形成。
漏极侧层叠体ML_D和源极侧层叠体ML_S可以通过第二缝隙Slit2分开。
源极侧层叠体ML_S可以被形成为具有比漏极侧层叠体ML_D更宽的宽度。例如，源极侧层叠体ML_S可以包围在第二行中的第一源极侧沟道层S_CH1和在第二行中的第二源极侧沟道层S_CH2。另外，漏极侧层叠体ML_D和源极侧层叠体ML_S可以被形成为具有相同的宽度。
缝隙Slit1和Slit2可以在形状和布置上变化。漏极侧层叠体ML_D和源极侧层叠体ML_S的布置可以以各种方式来改变。
参见图3C，源极线SL以及第一缝隙Slit1和第二缝隙Slit2可以沿着第一方向I-I’延伸，并且位线BL可以沿着第二方向II-II’延伸。沿着第二方向II-II’交替地布置的第一沟道层CH1和第二沟道层CH2可以共同与位线BL电耦接。位线BL可以与第一沟道层CH1的第一漏极侧沟道层D_CH1和第二沟道层CH2的第二漏极侧沟道层D_CH2电耦接。第二缝隙Slit2之间的第一源极侧沟道层S_CH1和第二源极侧沟道层S_CH2可以共同与源极线SL电耦接。
在一个实施例中，半导体装置可以利用图4A至图5C所示的方法来制造，以增加存储串中的层叠存储器单元的数目。
图4A至图4F是说明从形成管道栅的工艺形成第二孔的工艺的立体图。
参见图4A，可以由第一导电层205形成第一管道栅PG1。第一管道栅PG1可以是包围随后要形成的第一管道沟道层的部分。此后，可以通过刻蚀第一管道栅PG1来形成第一沟槽T1。
参见图4B，可以用第一牺牲层207来填充第一沟槽T1的内部。TiN可以用作第一牺牲层207。随后，可以在掩埋有第一牺牲层207的第一管道栅PG1之上形成第二导电层209。
参见图4C，可以通过刻蚀第二导电层209来形成第二沟槽T2。第二沟槽T2的深度可以比第二导电层209的厚度小。第二沟槽T2可以被形成为比第一沟槽T1更短。第一沟槽T1和第二沟槽T2可以限定形成第一管道沟道层和第二管道沟道层的区域。
参见图4D，可以用第二牺牲层211来填充第二沟槽T2。TiN可以用于第二牺牲层211。
参见图4E，还可以在被第二牺牲层211填充的第二导电层209之上形成第三导电层219。第二导电层209和第三导电层219可以用作第二管道栅PG2。第二管道栅PG2可以是包围随后要形成的第二管道沟道层的部分。
可以交替地层叠第一材料层221和第二材料层223。第一材料层221和第二材料层223可以被形成为增加层叠的存储器单元的数目。第一材料层221可以被形成在要形成层间绝缘层的层上。第二材料层223可以被形成在要形成字线的层上。第一材料层221和第二材料层223可以由与图2A中所述的相同材料形成。
还可以在第一材料层221和第二材料层223之上形成刻蚀停止层223。刻蚀停止层223可以由具有相对于第一材料层221和第二材料层223的刻蚀选择性的材料形成。例如，刻蚀停止层223可以包括多晶硅层或Al2O3层。
可以通过对刻蚀停止层223、第一材料层221、第二材料层223以及第二管道栅PG2进行刻蚀来形成穿过刻蚀停止层223、第一材料层221、第二材料层223以及第二管道栅PG2的第一孔H1_D和H1_S。第一孔H1_D和H1_S可以包括第一漏极侧孔H1_D和第一源极侧孔H1_S。第一孔H1_D和H1_S可以被形成为将第一牺牲层207开放。
参见图4F，第一孔H1_D和H1_S可以用第三牺牲层227来填充。TiN可以用作第三牺牲层227。
可以通过对刻蚀停止层223、第一材料层221和第二材料层223进行刻蚀来形成穿过刻蚀停止层223、第一材料层221和第二材料层223的第二孔H2_D和H2_S。第二孔H2_D和H2_S可以包括第二漏极侧孔H2_D和第二源极侧孔H2_S。第二孔H2_D和H2_S可以被形成为将第二牺牲层211开放。
图5A至图5C是说明图4F之后发生的后续工艺的截面图。图5A至图5C说明沿着图3B中所示的线“A-A’”的截面图。
参见图5A，可以用第四牺牲层229来填充第二孔H2_D和H2_S。TiN可以用作第四牺牲层229。
可以在第三牺牲层227和第四牺牲层229以及刻蚀停止层225之上交替地层叠第三材料层231和第四材料层233。第三材料层231可以由与第一材料层221相同的材料形成。第四材料层233可以由与第二材料层223相同的材料形成。第三材料层231和第四材料层233的层叠层的数目可以比第一材料层221和第二材料层223的层叠层的数目更多
可以通过刻蚀第三材料层231和第四材料层233来形成穿过第三材料层231和第四材料层233的第三孔H3_D和H3_S以及第四孔H4_D和H4_S。可以在暴露出刻蚀停止层225时停止用于形成第三孔H3_D和H3_S以及第四孔H4_D和H4_S的刻蚀工艺。因此，可以防止对刻蚀停止层225的下侧层的破坏。
第三孔H3_D和H3_S可以包括与第一源极侧孔H1_S电耦接的第三源极侧孔H3_S以及与第一漏极侧孔H1_D电耦接的第三漏极侧孔H3_D。第三孔H3_D和H3_S可以将第三牺牲层227开放。
第四孔H4_D和H4_S可以包括与第二漏极侧孔H2_D电耦接的第四漏极侧孔H4_D以及与第二源极侧孔H2_S电耦接的第四源极侧孔H4_S。第四孔H4_D和H4_S可以将第四牺牲层229开放。
参见图5B，可以通过去除第一牺牲层至第四牺牲层207、211、227和229来将第一沟槽T1和第二沟槽T2以及第一孔H1_D和H1_S、第二孔H2_D和H2_S开放。可以用诸如多晶硅等的半导体层来填充第一沟槽T1和第二沟槽T2以及第一孔至第四孔H1_S、H1_D、H2_S、H2_D、H3_S、H3_D、H4_S、H4_D。因此，可以形成第一沟道层CH1和第二沟道层CH2。
第一沟道层CH1和第二沟道层CH2可以被形成为如图2E中所述的管形或掩埋形。还可以如图2E中所示在形成第一沟道层CH1和第二沟道层CH2之前形成多层式绝缘膜M。
可以通过刻蚀第一材料层至第四材料层221、223、231和233来形成穿过第一材料层至第四材料层221、223、231和233的第一缝隙245。第一缝隙245可以以存储块为单位形成。第一缝隙245的内部可以用绝缘材料247来填充。
可以通过刻蚀第一材料层至第四材料层221、223、231和233来形成穿过第一材料层至第四材料层221、223、231和233的第二缝隙251。第一材料层至第四材料层221、223、231和233可以经由第二缝隙251被划分成源极侧层叠体和漏极侧层叠体。
第一缝隙245和第二缝隙251的布置和形状可以与图3B和3C中所述的大体相似。
如果第二材料层223和第四材料层233由导电材料形成，则可以用绝缘材料来填充第二缝隙，并且可以执行常规的后续工艺。
如果第二材料层223和第四材料层233由如图5C中所示的牺牲材料形成，则在去除了经由第二缝隙251暴露出的第二材料层223和第四材料层244之后，用导电图案253来填充去除了第二材料层223和第四材料层233的区域。导电图案253可以包括多晶硅层、金属硅化物层以及金属层中的至少任意一种。如果导电图案253由具有比诸如钨等的多晶硅更低的电阻的金属层形成，则还可以沿着导电图案253的表面形成诸如TiN的阻挡金属。
刻蚀停止层225、包括导电图案223或253以及层间绝缘层221的第一层叠体交替地层叠。另外，包括导电图案233或253以及层间绝缘层231的第二层叠体可以被划分成源极侧层叠体和漏极侧层叠体。
在一个实施例中，存储器单元的层叠层的数目可以通过第一层叠体来增加。
图6A至图6D是说明根据一个实施例的形成管道栅的方法的截面图。
参见图6A，在衬底301上层叠层间绝缘层303、第一导电层305以及隔离掩模图案307。隔离掩模图案307可以由具有相对于层间绝缘层303和第一导电层305的刻蚀选择性的材料形成。例如，层间绝缘层303可以包括氧化物层，第一导电层305可以包括多晶硅，隔离掩模图案307可以包括氮化物层。
可以通过利用隔离掩模图案307作为刻蚀阻挡层来刻蚀第一导电层305、层间绝缘层303以及衬底301而形成隔离沟槽309。隔离沟槽309可以被形成为网格形状。在用绝缘材料填充隔离沟槽309的内部之后，可以将绝缘材料的表面平坦化以形成隔离层311，直到暴露出隔离掩模图案307为止。隔离层311可以被形成为比第一导电层305更高，使得隔离层311可以突出至上侧。
参见图6B，可以去除隔离掩模图案307。还可以执行用于去除暴露于第一导电层305的上侧的隔离层311的侧壁的一部分的工艺。隔离层311可以被分成接触第一导电层305的具有第一宽度W1的第一区311a和电耦接至第一区311a的具有比第一宽度W1更窄的第二宽度W2的第二区311b。由于第二区311b被形成地更窄，所以可以保证随后要形成第一沟槽T1的区域更宽。
可以沿着去除了隔离掩模图案307的区域的表面形成第二导电层321。更具体地，可以沿着在第一导电层305之上突出的隔离层311的侧壁和第一导电层305的顶表面形成第二导电层321。第二导电层321可以包括位于隔离掩模图案307被去除的位置处的第一沟槽T1。第一沟槽T1可以开放。第二导电层321可以与隔离层311的第二区311b接触。可以用第一牺牲层323来填充第一沟槽T1的内部。第一牺牲层323和第二导电层321的表面可以被平坦化直到暴露出隔离层311。通过隔离层311划分开的第一导电层305和第二导电层321可以用作管道栅PG1。管道栅PG1可以包括第一沟槽T1，其中第一牺牲层323可以掩埋在内部。
第一管道栅PG1的第一沟槽T1可以通过隔离层311的布局来限定，而不需要执行额外的掩模工艺来刻蚀第一导电层305。隔离层311对于在存储器件的各个区域中分隔器件是重要的。因此，不需要执行额外的掩模工艺来形成隔离层311以限定第一沟槽T1，隔离层311的布局可以改变以限定第一沟槽T1。结果，可以省略形成第一沟槽T1的掩模工艺。
参见图6C，可以形成第三导电层325以覆盖隔离层311和掩埋有第一牺牲层323的第一管道栅PG1。可以通过刻蚀第三导电层325来形成比第一沟槽T1短的第二沟槽T2。第一沟槽T1和第二沟槽T2的布置可以根据图3B和3C中所述的第一管道沟道层和第二管道沟道层的布局来确定。
参见图6D，可以用第二牺牲层327来填充第二沟槽T2。可以形成覆盖第二牺牲层327和第三导电层325的第四导电层329。第二管道栅PG2可以形成。第二牺牲层327可以被掩埋在第二管道栅PG2中。
后续的工艺可与在图4E至图5C中所述的工艺大体相似。
TiN可以用于第一牺牲层323和第二牺牲层327。
在一个实施例中，图3A中的第一管道沟道层P_CH1可以掩埋在第一管道栅PG1内部。第一管道栅PG1可以通过隔离层311划分开。图3A中的第二管道沟道层P_CH2可以掩埋在第二管道栅PG2内部。第二管道栅PG2可以覆盖第一管道沟道层P_CH1、第一管道栅PG1以及隔离层311。第二管道栅PG2可以被形成为比第一管道栅PG1更宽。
图7是说明管道栅和隔离层的布局的图。
参见图7，第一管道栅PG1可以通过被形成为网格形状并且被布置成矩阵形状的隔离层311划分开。第二管道栅PG2可以被形成为比每个第一管道栅PG1更宽，并且被设置在形成为网格形状的第一管道栅PG1和隔离层311之上。
图8是说明根据一个实施例的存储系统的框图。
参见图8，在一个实施例中，存储系统1100可以包括存储器件1120和存储器控制器1110。
存储器件1120可以具有与在图1至图7中描述的上述实施例大体相似的结构。此外，存储器件1120可以是包括多个快闪存储器芯片的多芯片封装体。
存储器控制器1110可以被配置成控制存储器件1120，并且可以包括SRAM 1111、CPU 1112、主机接口1113、ECC 1114以及存储器接口1115。SRAM 1111可以用作CPU1112的操作存储器。此外，CPU 1112可以执行所有类型的控制操作以与存储器控制器1110交换数据。主机接口1113可以具有存储系统1100访问的主机的数据交换协议。此外，ECC 1114可以检测并校正从存储器件1120读取的数据中包括的错误。存储器接口1115可以执行与存储器件1120的接口。存储器控制器1110还可以包括ROM等以储存与主机接口的码数据。
具有这种配置的存储系统1100可以是组合了存储器件1120和控制器1110的存储卡或者可以是固态盘SSD。例如，如果存储系统1100是SSD，则存储器控制器1110可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE等的各种接口协议中的一种与外部(例如，主机)通信。
图9是说明根据一个实施的计算系统的框图。
参见图9，实施例中的计算系统1200可以包括与系统总线1260电耦接的CPU 1220、RAM 1230、用户接口1240、调制解调器1250以及存储系统1210。另外，如果计算系统1200是移动设备，则还可以包括将操作电压供应至计算系统1200的电池。还可以包括应用芯片组、照相机图像处理器CIS、移动DRAM等。
存储系统1210可以包括如参照图8所述的存储器件1212和存储器控制器1211。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员将理解的是，描述的实施例仅仅是实例。因此，不应当基于所述的实施例来限制所述的半导体装置。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置，包括：
第一管道栅，其由隔离层划分开；
第一管道沟道层，其掩埋在所述第一管道栅中；
第二管道栅，其覆盖所述第一管道沟道层、所述第一管道栅以及所述隔离层；以及
第二管道沟道层，其掩埋在所述第二管道栅中。
技术方案2.如技术方案1所述的半导体装置，其中，所述第二管道栅比所述第一管道栅宽。
技术方案3.如技术方案1所述的半导体装置，其中，所述第一管道沟道层和所述第二管道沟道层可以沿着第一方向和与所述第一方向相交叉的第二方向被配置成矩阵形状。
技术方案4.如技术方案3所述的半导体装置，其中，所述第一管道沟道层和所述第二管道沟道层沿着所述第一方向交替地布置。
技术方案5.如技术方案3所述的半导体装置，其中，所述第一管道沟道层和所述第二管道沟道层沿着所述第二方向交替地布置。
技术方案6.如技术方案1所述的半导体装置，其中，所述第二管道沟道层比所述第一管道沟道层短。
技术方案7.如技术方案1所述的半导体装置，其中，所述第一管道栅包括：
第一导电层，其比所述隔离层更浅，以允许所述隔离层的上部上的侧壁在所述第一导电层之上突出；以及
第二导电层，其沿着在所述第一导电层之上突出的所述隔离层的侧壁以及所述第一导电层的顶表面形成，其中，所述第二导电层包括用所述第一管道沟道层填充的第一沟槽。
技术方案8.如技术方案7所述的半导体装置，其中，所述隔离层包括：
第一部分，其与所述第一导电层接触；以及
第二部分，其以比所述第一区更窄的宽度与所述第一部分电耦接，并且与所述第二导电层接触。
技术方案9.如技术方案1所述的半导体装置，其中，所述第二管道栅包括：
第三导电层，其包括第二沟槽以被所述第二管道沟道层填充，并且覆盖所述第一管道栅和所述第一管道沟道层；以及
第四导电层，其覆盖所述第二管道沟道层和所述第三导电层。
技术方案10.如技术方案1所述的半导体装置，还包括：
第一层叠体，其在所述第二管道栅之上；
第二层叠体，其在所述第一层叠体之上，具有比所述第一层叠体更大的高度；
刻蚀停止层，其插入在所述第一层叠体与所述第二层叠体之间；以及
缝隙，其将所述第二层叠体、所述刻蚀停止层以及所述第一层叠体划分成源极侧层层叠体和漏极侧层叠体。
技术方案11.如技术方案10所述的半导体装置，其中，所述第一层叠体和所述第二层叠体包括交替层叠的层间绝缘层和导电层。
技术方案12.如技术方案10所述的半导体装置，其中，所述刻蚀停止层包括Al2O3或者多晶硅层。
技术方案13.如技术方案10所述的半导体装置，还包括：
第一源极侧沟道层，其穿过所述源极侧层叠体，并且与所述第一管道沟道层电耦接；以及
第一漏极侧沟道层，其穿过所述漏极侧层叠体，并且与所述第一管道沟道层电耦接。
技术方案14.如技术方案10所述的半导体装置，还包括：
第二源极侧沟道层，其穿过所述源极侧层叠体，并且与所述第二管道沟道层电耦接；以及
第二漏极侧沟道层，其穿过所述漏极侧层叠体，并且与所述第二管道沟道层电耦接。
技术方案15.一种制造半导体装置的方法，包括以下步骤：
形成由隔离层划分开的第一管道栅，第一牺牲层掩埋在所述第一管道栅中；以及
形成覆盖所述第一牺牲层、所述第一管道栅以及所述隔离层的第二管道栅，第二牺牲层掩埋在所述第二管道栅中。
技术方案16.如技术方案15所述的方法，其中，形成所述第一管道栅包括以下步骤：
在衬底之上形成第一导电层；
在所述第一导电层之上形成隔离掩模图案；
通过利用所述隔离掩模图案作为刻蚀阻挡层来刻蚀所述第一导电层和所述衬底而形成隔离沟槽；
在所述隔离沟槽中形成所述隔离层，所述隔离层具有比所述第一导电层更大的高度；
去除所述隔离掩模图案；
沿着去除了所述隔离掩模图案的区域的表面形成第二导电层，使得限定第一沟槽；以及
用所述第一牺牲层来填充所述第一沟槽的内部。
技术方案17.如技术方案16所述的方法，还包括以下步骤：
在形成所述第二导电层之前，刻蚀在所述第一导电层之上暴露的所述隔离层的侧壁的一部分。
技术方案18.如技术方案15所述的方法，其中，形成所述第二管道栅包括以下步骤：
形成覆盖所述第一管道栅和所述第一牺牲层的第三导电层；
通过刻蚀所述第三导电层来形成第二沟槽；
用所述第二牺牲层来填充所述第二沟槽的内部；以及
形成覆盖所述第二牺牲层和所述第三导电层的第四导电层。
技术方案19.如技术方案15所述的方法，包括以下步骤：
在所述第二管道栅之上交替地层叠第一材料层和第二材料层；
在所述第一材料层和所述第二材料层之上形成刻蚀停止层；
形成第一孔以穿过所述刻蚀停止层、所述第一材料层和所述第二材料层、以及所述第二管道栅，并且将所述第一牺牲层开放；
用第三牺牲层来填充所述第一孔；
通过穿过所述刻蚀停止层以及所述第一材料层和所述第二材料层来形成将所述第二牺牲层开放的第二孔；
用第四牺牲层来填充所述第二孔；
在所述第三牺牲层和所述第四牺牲层以及所述刻蚀停止层之上交替地层叠第三材料层和第四材料层；
刻蚀所述第三材料层和所述第四材料层，由此形成将所述第三牺牲层开放并且与所述第一孔电耦接的第三孔，以及将所述第四牺牲层开放并且与所述第二孔电耦接的第四孔；
去除所述第一牺牲层至所述第四牺牲层；以及
用沟道层来填充所述第一牺牲层至所述第四牺牲层被去除的区域以及所述第三孔和所述第四孔。
技术方案20.如技术方案19所述的方法，其中，所述第三材料层和所述第四材料层的层叠层在数目上比所述第一材料层和所述第二材料层的层叠层更多。
Claims (10)
1.一种半导体装置，包括：
第一管道栅，其由隔离层划分开；
第一管道沟道层，其掩埋在所述第一管道栅中；
第二管道栅，其覆盖所述第一管道沟道层、所述第一管道栅以及所述隔离层；以及
第二管道沟道层，其掩埋在所述第二管道栅中。
2.如权利要求1所述的半导体装置，其中，所述第二管道栅比所述第一管道栅宽。
3.如权利要求1所述的半导体装置，其中，所述第一管道沟道层和所述第二管道沟道层可以沿着第一方向和与所述第一方向相交叉的第二方向被配置成矩阵形状。
4.如权利要求3所述的半导体装置，其中，所述第一管道沟道层和所述第二管道沟道层沿着所述第一方向交替地布置。
5.如权利要求3所述的半导体装置，其中，所述第一管道沟道层和所述第二管道沟道层沿着所述第二方向交替地布置。
6.如权利要求1所述的半导体装置，其中，所述第二管道沟道层比所述第一管道沟道层短。
7.如权利要求1所述的半导体装置，其中，所述第一管道栅包括：
第一导电层，其比所述隔离层更浅，以允许所述隔离层的上部上的侧壁在所述第一导电层之上突出；以及
第二导电层，其沿着在所述第一导电层之上突出的所述隔离层的侧壁以及所述第一导电层的顶表面形成，其中，所述第二导电层包括用所述第一管道沟道层填充的第一沟槽。
8.如权利要求7所述的半导体装置，其中，所述隔离层包括：
第一部分，其与所述第一导电层接触；以及
第二部分，其以比所述第一区更窄的宽度与所述第一部分电耦接，并且与所述第二导电层接触。
9.如权利要求1所述的半导体装置，其中，所述第二管道栅包括：
第三导电层，其包括第二沟槽以被所述第二管道沟道层填充，并且覆盖所述第一管道栅和所述第一管道沟道层；以及
第四导电层，其覆盖所述第二管道沟道层和所述第三导电层。
10.一种制造半导体装置的方法，包括以下步骤：
形成由隔离层划分开的第一管道栅，第一牺牲层掩埋在所述第一管道栅中；以及
形成覆盖所述第一牺牲层、所述第一管道栅以及所述隔离层的第二管道栅，第二牺牲层掩埋在所述第二管道栅中。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140041146A KR20150116510A (ko) | 2014-04-07 | 2014-04-07 | 반도체 장치 및 그 제조방법 |
| KR10-2014-0041146 | 2014-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104979351A true CN104979351A (zh) | 2015-10-14 |
| CN104979351B CN104979351B (zh) | 2019-06-07 |
Family
ID=54210438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410542072.9A Active CN104979351B (zh) | 2014-04-07 | 2014-10-14 | 半导体装置及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9356036B2 (zh) |
| KR (1) | KR20150116510A (zh) |
| CN (1) | CN104979351B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106711146A (zh) * | 2015-11-16 | 2017-05-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN106920794A (zh) * | 2017-03-08 | 2017-07-04 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN106920796A (zh) * | 2017-03-08 | 2017-07-04 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN109801915A (zh) * | 2017-11-16 | 2019-05-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| US10553604B2 (en) | 2017-03-08 | 2020-02-04 | Yangtze Memory Technologies Co., Ltd. | Through array contact structure of three-dimensional memory device |
| CN118139413A (zh) * | 2024-04-30 | 2024-06-04 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法、电子设备 |
| CN118139413B (zh) * | 2024-04-30 | 2024-07-09 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法、电子设备 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9793287B2 (en) * | 2011-05-20 | 2017-10-17 | Toshiba Memory Corporation | Semiconductor wafer with first and second stacked bodies and semiconductor memory device |
| KR20160011095A (ko) * | 2014-07-21 | 2016-01-29 | 에스케이하이닉스 주식회사 | 3차원 비휘발성 메모리 장치 |
| KR20160106977A (ko) | 2015-03-03 | 2016-09-13 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20160137103A (ko) * | 2015-05-22 | 2016-11-30 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20170002080A (ko) | 2015-06-29 | 2017-01-06 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20170014757A (ko) | 2015-07-31 | 2017-02-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20170023654A (ko) * | 2015-08-24 | 2017-03-06 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102611334B1 (ko) * | 2016-02-22 | 2023-12-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102533011B1 (ko) * | 2016-03-15 | 2023-05-17 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102608180B1 (ko) * | 2016-06-01 | 2023-12-01 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| KR102608182B1 (ko) * | 2016-06-09 | 2023-11-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102498250B1 (ko) * | 2017-09-11 | 2023-02-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102618309B1 (ko) | 2018-07-25 | 2023-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR102629478B1 (ko) * | 2018-11-21 | 2024-01-26 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100109072A1 (en) * | 2008-11-05 | 2010-05-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing same |
| CN102867830A (zh) * | 2011-07-06 | 2013-01-09 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| US20130153978A1 (en) * | 2011-12-20 | 2013-06-20 | Ki Hong Lee | 3d non-volatile memory device and method of manufacturing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101660488B1 (ko) | 2010-01-22 | 2016-09-28 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| KR20130104200A (ko) * | 2012-03-13 | 2013-09-25 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20150017600A (ko) * | 2013-08-07 | 2015-02-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 |
-
2014
- 2014-04-07 KR KR1020140041146A patent/KR20150116510A/ko not_active Application Discontinuation
- 2014-09-17 US US14/488,879 patent/US9356036B2/en active Active
- 2014-10-14 CN CN201410542072.9A patent/CN104979351B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100109072A1 (en) * | 2008-11-05 | 2010-05-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing same |
| CN102867830A (zh) * | 2011-07-06 | 2013-01-09 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| KR20130005430A (ko) * | 2011-07-06 | 2013-01-16 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자 및 그 제조방법 |
| US20130153978A1 (en) * | 2011-12-20 | 2013-06-20 | Ki Hong Lee | 3d non-volatile memory device and method of manufacturing the same |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106711146A (zh) * | 2015-11-16 | 2017-05-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN106711146B (zh) * | 2015-11-16 | 2020-09-08 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN106920796B (zh) * | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN106920796A (zh) * | 2017-03-08 | 2017-07-04 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| US10553604B2 (en) | 2017-03-08 | 2020-02-04 | Yangtze Memory Technologies Co., Ltd. | Through array contact structure of three-dimensional memory device |
| CN106920794A (zh) * | 2017-03-08 | 2017-07-04 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| US10910397B2 (en) | 2017-03-08 | 2021-02-02 | Yangtze Memory Technologies Co., Ltd. | Through array contact structure of three- dimensional memory device |
| US10930663B2 (en) | 2017-03-08 | 2021-02-23 | Yangtze Memory Technologies Co., Ltd. | Interconnect structure of three-dimensional memory device |
| US11545505B2 (en) | 2017-03-08 | 2023-01-03 | Yangtze Memory Technologies Co., Ltd. | Through array contact structure of three-dimensional memory device |
| US11785776B2 (en) | 2017-03-08 | 2023-10-10 | Yangtze Memory Technologies Co., Ltd. | Through array contact structure of three-dimensional memory device |
| CN109801915A (zh) * | 2017-11-16 | 2019-05-24 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN118139413A (zh) * | 2024-04-30 | 2024-06-04 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法、电子设备 |
| CN118139413B (zh) * | 2024-04-30 | 2024-07-09 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9356036B2 (en) | 2016-05-31 |
| US20150287739A1 (en) | 2015-10-08 |
| KR20150116510A (ko) | 2015-10-16 |
| CN104979351B (zh) | 2019-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104979351A (zh) | 半导体装置及其制造方法 | |
| CN107293544B (zh) | 半导体器件及其制造方法 | |
| US9985048B2 (en) | Semiconductor device and manufacturing method thereof | |
| US11133328B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9653562B2 (en) | Nonvolatile memory device and method for manufacturing the same | |
| US9406688B2 (en) | Vertical structure non-volatile memory device having insulating regions that are formed as air gaps | |
| US8853767B2 (en) | Three dimensional semiconductor memory device and method of manufacturing the same | |
| US9171859B2 (en) | Semiconductor device and method of manufacturing the same | |
| US10636805B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20150263011A1 (en) | Semiconductor device and method for manufacturing the same | |
| US11665904B2 (en) | Semiconductor device and manufacturing method of the same | |
| US20120181701A1 (en) | Multilayer Connection Structure and Making Method | |
| US11980033B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20150053628A (ko) | 반도체 장치 | |
| KR20150017600A (ko) | 반도체 메모리 소자 | |
| JP4564511B2 (ja) | 半導体装置及びその製造方法 | |
| US20230389315A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| CN112310104A (zh) | 半导体存储器装置及该半导体存储器装置的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240613 Address after: American Texas Patentee after: Mimi IP Co.,Ltd. Country or region after: U.S.A. Address before: Gyeonggi Do, South Korea Patentee before: Sk Hynix Inc. Country or region before: Republic of Korea |