CN109786385B - 快闪存储器与其形成方法及快闪存储器结构 - Google Patents

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Abstract

本发明实施例关于快闪存储器与其形成方法及快闪存储器结构。快闪存储器包括基板与浮置栅极结构于基板上。浮置栅极结构包括第一部分，其具有第一上表面与第一厚度。浮置栅极结构亦包括第二部分，其具有第二上表面与第二厚度，且第二厚度不同于第一厚度。浮置栅极结构还包括侧壁表面，其连接第一上表面与第二上表面，且浮置栅极结构的第一上表面与侧壁表面之间的第一角度为钝角。快闪存储器亦包括控制栅极结构于浮置栅极结构的第一部分与第二部分上。

Description

快闪存储器与其形成方法及快闪存储器结构
技术领域
本发明实施例关于快闪存储器，更特别关于具有不同侧壁表面厚度的快闪存储器。
背景技术
非易失性存储器通常用于多种装置如电脑。非易失性存储器为存储装置的种类之一，其于电源关闭后仍可保存数据。非易失性存储器的例子包含快闪存储器、电性可程序化的只读存储器、与电性可抹除与可程序化的只读存储器。非易失性存储器的功能包含程序化、读取、与抹除等步骤。
每一非挥发性存储单元可为包含浮置栅极与控制栅极的场效晶体管。浮置栅极可设置为维持电荷，并可形成于半导体基板的主动区上的氧化物层上。浮置栅极与半导体基板中的源极/漏极区之间，可隔有氧化物层。
发明内容
在一些实施例中，快闪存储器包括基板与浮置栅极结构位于基板上。浮置栅极结构包括第一部分，其具有第一上表面与第一厚度。浮置栅极结构亦包括第二部分，其具有第二上表面与第二厚度，且第二厚度不同于第一厚度。浮置栅极结构还包括侧壁表面，连接第一上表面与第二上表面，其中浮置栅极结构的第一上表面与侧壁表面之间的第一角度为钝角。快闪存储器亦包括控制栅极结构，其位于浮置栅极结构的第一部分与第二部分上。
在一些实施例中，快闪存储器结构包括第一浮置栅极结构。第一浮置栅极结构包括第一部分，其具有第一上表面与第一厚度。第一浮置栅极结构包括第二部分，其具有第二上表面与第二厚度，且第二厚度不同于第一厚度，并具有第一外侧侧壁，且第一外侧侧壁具有第一外侧侧壁厚度。快闪存储器结构包括第二浮置栅极结构。第二浮置栅极结构包括第三部分，其具有第三上表面与第三厚度。第二浮置栅极结构亦包括第四部分，其具有第四上表面与第四厚度且第四厚度不同于第三厚度，并具有第二外侧侧壁，且第二外侧侧壁具有第二外侧侧壁厚度。第一外侧侧壁厚度与第二外侧侧壁厚度不同。
在一些实施例中，快闪存储器的形成方法包括：沉积浮置栅极材料于基板上，并搭配遮罩层蚀刻浮置栅极材料，以形成浮置栅极材料的第一部分与第二部分。第一部分包括第一上表面与第一厚度。第二部分包括第二上表面与第二厚度，且第二厚度不同于第一厚度。方法亦包括沉积介电层于第一上表面、第二上表面、与连接第一上表面与第二上表面的侧壁表面上。第一上表面与侧壁表面之间的第一角度为钝角。方法亦包括形成控制栅极结构于介电层上。
附图说明
图1至图2是一些实施例中，具有非垂直侧壁的阶状浮置栅极的快闪存储装置的剖视图。
图3A至图8是一些实施例中，耦合比例与多种数据保存/抹除能力增进的快闪存储装置的剖视图。
图9是一些实施例中，形成快闪存储装置的例示性方法的流程图。
附图标记说明：
α、β、β*、θ、
Figure GDA0003032800120000021
侧壁角度
t1、t1*、t2、t2*、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13 厚度
w1、w2、w3 宽度
100 快闪存储器结构
102、502 基板
104、106、108 半导体装置
110 快闪存储器
112、712 隔离结构
120 层间介电层
124 内连线结构
130 第一介电层
132 第一金属层
134 第一通孔
140 第二介电层
142 第二金属层
144 第二通孔
150 第三介电层
152 第三金属层
202、504 垫介电层
210 第一快闪存储器
212、222、325、425、625a、625b 浮置栅极
214、224、360、460、860 栅极间介电层
216、226、370、470 控制栅极
218、228、343、443 外侧侧壁表面
220 第二快闪存储器
236D 漏极区
236S 共同源极区
238 介电区
256 抹除栅极
270 字元线
280、282 间隔物
310、410、510 浮置栅极材料
320、420 图案化遮罩层
330、430 顶部
331、341、371、427、437、625a*、625b*、630* 上表面
340 底部
342、417、632* 下表面
345、445 栅极结构
351、451、471 侧壁表面
372 侧壁
412、632 凹陷
430 第一部分
440 第二部分
503 主动区
512 隔离材料
630 凸起结构
900 方法
902、904、906、908、910 步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接或物理接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
用语“约略(nominal)”是指用于构件或工艺步骤所欲的目标，特性数值或参数，在产品的设计阶段时己设定好，连同设定所欲数值的上下限范围。数值的范围一般来自于工艺中的轻微变动或公差(tolerances)。
此处所述的用语“基本上”指的是基于与半导体装置相关的特定技术节点而变化的给定值。在一些实施例中，基于特定技术节点的用语“基本上”可为目标值(或预期值)的±5％内变化的给定值。
此处所用的用语“约”指的是可依半导体装置相关的特定技术节点改变的给定数值。依据特定技术节点，用语“约”所指的给定数值可具有10-30％的数值变化(比如数值的±10％、±20％、或±30％)。
随着便携式电子装置日益普及，快闪存储器的能耗问题也变得更重要。快闪存储器包含数个存储单元(如存储器)的存储阵列。每一存储单元可具有场效晶体管，其包含浮置栅极与控制栅极。浮置栅极可设置为维持电荷，并可形成于半导体基板的主动区上的氧化物层上。浮置栅极与半导体基板中的源极/漏极区之间，可隔有氧化物层。在程序化(或写入)操作时，可自基板经氧化物层将电子注入浮置栅极，使每一存储器带电荷。在抹除操作时，可自浮置栅极移除电荷。每一存储器中的数据，可取决于累积于浮置栅极中的电荷。
本发明多种实施例说明的结构与方法可增进快闪存储器的耦合比例，并制作具有不同数据抹除与保存效能的快闪存储器。在一些实施例中，非垂直阶状的浮置栅极结构包括的阶状浮置栅极，具有非垂直侧壁于快闪存储器的浮置栅极与控制栅极之间。在一些实施例中，相同芯片上的快闪存储器可包含非垂直的阶状浮置栅极结构，其具有不同的外侧侧壁厚度。举例来说，浮置栅极结构的外侧侧壁较低则减少浮置栅极与抹除栅极之间的接触表面，进而改善快闪存储器的数据保存能力。另一方面，浮置栅极结构的外侧侧壁较高则增加浮置栅极与抹除栅极之间的接触表面，进而改善快闪存储器的抹除能力。
在本发明多种实施例中，非垂直的阶状浮置栅极结构有利于(i)因阶状浮置栅极结构增加浮置栅极的上表面积，可增加浮置栅极与控制栅极之间的电容以增进耦合比例；(ii)因阶状结构的非垂直侧壁，可进一步增加浮置栅极的上表面积以增进耦合比例；(iii)因增进耦合比例，可在减少程序化电压时仍维持快闪存储器效能；(iv)因阶状结构的非垂直侧壁，可增进栅极间介电层的一致性与顺应性；以及(v)因非垂直阶状浮置栅极结构的外侧厚度不同，可让相同芯片上的快闪存储器具有不同的保存与抹除效能。
图1与图2显示快闪存储装置，其包含的快闪存储器具有非垂直阶状结构的浮置栅极。图3A至图8显示本发明多种实施例中，例示性的快闪存储装置的多种制作工艺，其具有改良的耦合比例与多种数据保存/抹除效能。图9是例示性的快闪存储装置的制作工艺的流程图，其具有改良的耦合比例与多种数据保存/抹除效能。
图1是本发明一些实施例中，例示性的快闪存储器结构的剖视图。图1中的快闪存储器结构100包含基板102、半导体装置104、106、与108、快闪存储器110、半导体装置与快闪存储器之间的隔离结构112、层间介电层120、内连线结构124、第一介电层130、第一金属层132、第一通孔134、第二介电层140、第二金属层142、第二通孔144、第三介电层150、与第三金属层152。例示性的快闪存储器结构100其构件仅用于说明目的，而未依比例示出。
基板102可为p型基板，比如掺杂p型掺质(如硼)的硅材。在一些实施例中，基板102可为n型基板，比如掺杂n型掺质(如磷或砷)的硅材。在一些实施例中，基板102可包含锗、钻石、半导体化合物、半导体合金、绝缘层上硅结构、任何其他合适材料、或上述的组合。举例来说，半导体化合物可包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟，而半导体合金可包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟。基板102的厚度可介于约100微米至约3000微米之间。
隔离结构112可形成于基板102中，并形成于半导体装置104、106、108、与快闪存储器110之间以避免串音。举例来说，隔离结构112可形成于基板102中，其组成可为介电材料如氧化硅、旋转涂布玻璃、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、低介电常数的介电材料、任何其他合适的绝缘材料、或上述的组合。在一些实施例中，隔离结构112可为浅沟槽隔离结构，其形成方法可为蚀刻沟槽于基板102中。可将绝缘材料填入沟槽，接着进行化学机械研磨工艺或回蚀刻工艺。此外可采用其他制作技术以形成隔离结构112。隔离结构112可包含多层结构，比如具有一或多个衬垫层的结构。隔离结构112的形成方法亦可为沉积增进填隙层，以最小化或消除填隙材料中的空洞或缝隙。层间介电层120可形成于基板102与隔离结构112上。层间介电层120可包含介电材料如氧化硅。
快闪存储器110可形成于基板102上，且被层间介电层120覆盖。快闪存储器110可合并非垂直侧壁(相对于z方向的角度介于0度至90度之间)的阶状浮置栅极，以增进快闪存储器的耦合比例。举例来说，浮置栅极其非垂直的侧壁轮廓，可增加表面积以增进耦合比例。非垂直侧壁轮廓亦可改善快闪存储器的栅极间介电层的品质，因此栅极间介电层可一致且顺应性。快闪存储器110亦可合并具有多种外侧侧壁厚度的浮置栅极的多个快闪存储器，以在相同芯片或晶粒上提供不同的数据抹除/保存能力。举例来说，浮置栅极结构的外侧侧壁较低时，可减少浮置栅极与控制栅极之间的接触表面，进而改善快闪存储器的数据保存能力(因有效抹除区较小)。另一方面，浮置栅极结构的外侧侧壁较大时，可增加浮置栅极与控制栅极之间的接触表面，进而改善快闪存储器的抹除能力(因有效抹除区较大)。快闪存储器结构100可包含其他合适装置。举例来说，半导体装置104、106、与108亦形成于基板102上且被层间介电层120覆盖，并包含任何合适的装置。在一些实施例中，半导体装置104、106、与108可包含静态随机存取存储装置、输入/输出装置、用于射频功率应用(比如蜂窝状基础设施的功率放大应用)的高电压装置、或上述的组合。导电层与结构可提供快闪存储装置的多种掺杂结构、电路、与输入/输出之间的内连线(如接线)，且可埋置于层间介电层120中。举例来说，多层内连线结构可包括导电层与结构，比如接点、通孔、及/或金属线路，以提供半导体装置104、106、与108、快闪存储器110、与后续形成的金属层之间的电性连接。
快闪存储器100亦包含第一介电层130、第一金属层132、第一通孔134、第二介电层140、第二金属层142、第二通孔144、第三介电层150、与第三金属层152形成于层间介电层120上，以提供半导体装置104、106、与108、快闪存储器110、任何合适装置、与连接至快闪存储结构100的额外电路所用的电性连接。
第一介电层130、第二介电层140、与第三介电层150可为中间介电层，其用于提供快闪存储器结构100中的内连线导电线路之间的电性绝缘。第一介电层130、第二介电层140、与第三介电层150的组成可为介电材料，比如氧化硅、未掺杂的氧化硅玻璃、氟化氧化硅玻璃、其他合适材料、或上述的组合。在一些实施例中，第一介电层130、第二介电层140、与第三介电层150的组成可采用低介电常数的介电材料(比如介电常数低于3.9的材料)。在一些实施例中，第一介电层130、第二介电层140、与第三介电层150可包含两个或更多的绝缘材料层，其未图示于图1中以简化附图。
在一些实施例中，第一介电层130、第二介电层140、与第三介电层150之后可形成于基板102与隔离结构112上。在一些实施例中，第一金属层132、第二金属层142、与第三金属层152可形成于不同的末段工艺结构的不同金属化层中。在一些实施例中，第一金属层132可形成于M1金属化层中，第二金属层142可形成于M2金属化层中，而第三金属层152可形成于M3金属化层中。M1、M2、与M3金属化层指的是在半导体结构中提供电性连接的局部内连线层。举例来说，M1金属化层可为第一内连线层的局部内连线，其经由一或多个通孔电性连接至下方的导电线路或半导体装置。在一些实施例中，M2金属化层可为第一内连线层上的第二内连线层，其经由一或多个通孔电性连接至下方的M1金属化层。此外，M3金属化层可为第二内连线层上的额外内连线层，其经由一或多个通孔电性连接至下方的M2金属化层。
另一方面，第一金属层132、第二金属层142、与第三金属层152可形成于快闪存储器结构100的其他金属化层中。第一通孔134与第二通孔144分别形成于第二介电层140与第三介电层150中，且分别电性耦接至第一金属层132、第二金属层142、与第三金属层152。在一些实施例中，上述的金属层与通孔的组成可采用铝、铝合金、铜、钴、任何合适金属、或上述的组合。在一些实施例中，快闪存储器结构100亦可包含其他导电线路或通孔，其未图示于图1中以简化附图。
图2是本发明一些实施例中，快闪存储器的剖视图。在一些实施例中，例示性的快闪存储器可为图1的快闪存储器110的放大图。为简化说明，图1与图2所示的类似结构将共用相同标号。在一些实施例中，图2中的快闪存储器110的形成方法可采用任何合适材料。
快闪存储器110包含第一快闪存储器210、第二快闪存储器220、与第一快闪存储器210与第二快闪存储器220之间的抹除栅极256。在一些实施例中，第一快闪存储器210与第二快闪存储器220合并具有非垂直侧壁表面的多个浮置栅极212/222，以增进浮置栅极212/222与控制栅极216/226之间的耦合比例。举例来说，浮置栅极的侧壁与z方向之间的角度可介于0度至90度之间。耦合比例提高有利于降低程序化电压时，仍可维持快闪存储器效能。浮置栅极的非垂直侧壁，亦增进浮置栅极与控制栅极之间的栅极间介电层的一致性与顺应性。此外，第一快闪存储器210与第二快闪存储器220合并非垂直阶状浮置栅极结构的不同外侧侧壁的厚度t1与t2，使相同快闪存储器结构上的快闪存储器具有不同的数据保存与抹除效能。
在一些实施例中，第一快闪存储器210其与抹除栅极相邻的浮置栅极外侧侧壁较高，进而增进快闪存储器的抹除效能。在一些实施例中，第二快闪存储器220其于浮置栅极与抹除栅极之间的浮置栅极外侧侧壁较低，进而增进快闪存储器的数据保存效能。
第一快闪存储器210包含垫介电层202、浮置栅极212、栅极间介电层214、与控制栅极216。类似地，第二快闪存储器220包含浮置栅极222形成于垫介电层202上、栅极间介电层224、与控制栅极226。垫介电层202可位于半导体的基板102上。在一些实施例中，垫介电层202的组成可为氧化物，且可称作“穿隧氧化物”或“浮置栅极氧化物”。第一快闪存储器210与第二快闪存储器220共用共同源极区236S、介电区238(如多晶硅间氧化物)、与抹除栅极256。在一些实施例中，共同源极区236S可为重掺杂的n型区或p型区。介电区238的组成可为氧化物，且可称作“多晶硅间氧化物”。介电区238隔离上方的抹除栅极256与下方的共用源极区236S。抹除栅极256可形成于介电区238上，并位于相邻的存储器(如第一快闪存储器210与第二快闪存储器220)之间。此外，间隔物280可位于抹除栅极256与第一快闪存储器210及第二快闪存储器220之间。
快闪存储器结构110亦可包含字元线与漏极区236D。字元线270可形成于间隔物282的侧部上。字元线270与抹除栅极256可形成于浮置栅极212与控制栅极216的两侧上。同样地，字元线270与抹除栅极256可形成于含有浮置栅极222与控制栅极226的栅极结构的两侧上。在一些实施例中，字元线270的组成可采用任何合适的导电材料，比如金属、金属硅化物、多晶硅、或上述的组合。漏极区236D可与字元线270相邻。此外，漏极区236D与共用源极区236S位于每一控制栅极216与226的两侧上。漏极区236D的形成方法可为布植n型或p型杂质至半导体的基板102。
如图2所示，第一快闪存储器210包含外侧侧壁表面218于浮置栅极212与抹除栅极256之间，而第二快闪存储器220包含外侧侧壁表面228于浮置栅极222与抹除栅极256之间。浮置栅极212于其外侧侧壁表面218的厚度t1，可大于浮置栅极222于其外侧侧壁表面228的厚度t2。因此第一快闪存储器210的数据保存效能可大于第二快闪存储器220，而第二快闪存储器220的数据抹除效能可大于第一快闪存储器210。在一些实施例中，厚度t1可介于约2nm至约100nm之间。在一些实施例中，厚度t2可介于约1nm至约99nm之间。在一些实施例中，厚度t1实质上等于浮置多晶硅的厚度，因此厚度t1取决于多晶硅的厚度。厚度t1可取决于多种合适的参数。举例来说，由于较大的厚度t1可提供较佳的抹除效能，而较小的厚度t1可提供较佳的保存效能，厚度t1可为权衡抹除效能与保存效能之后的结果。在一些实施例中，厚度t1亦可取决于工艺限制。在一些实施例中，厚度t2可为浮置栅极回蚀刻工艺之后的厚度，因此厚度t2小于厚度t1。
第一快闪存储器210与第二快闪存储器220亦合并具有非垂直侧壁的阶状结构的浮置栅极，以增进个别浮置栅极212/222与控制栅极216/226之间的耦合比例。如图2所示，第一快闪存储器210中的浮置栅极212的阶状结构(如具有凹陷的v型结构)，可让浮置栅极212与控制栅极216之间的总接触表面积，大于平面的接触表面。在一些实施例中，凹陷下表面与垫介电层202的上表面之间的浮置栅极的厚度t1*，可介于约1nm至约99nm之间。同样地，第二快闪存储器220中的浮置栅极222的阶状结构(如具有凸起结构的反v型结构)，可让浮置栅极222与控制栅极226之间的总接触表面积，大于平面的接触表面。在一些实施例中，凸起结构与垫介电层202的上表面之间的浮置栅极的厚度t2*，可介于约2nm至约100nm之间。综上所述，控制栅极216与226采用阶状的浮置栅极212与222的形状。此外，栅极间介电层214与224可一致地沉积于个别的浮置栅极与控制栅极之间，并与阶状结构共形(具有相同或类似的形状)，因为非垂直侧壁可增进平面表面与侧壁相接的角落处的膜的连续性。在一些实施例中，阶状浮置栅极中可包含超过一个凹陷或凸起结构。在一些实施例中，可由相同的图案化与蚀刻工艺形成浮置栅极212与222其v型与反v型的结构。在这些工艺中，以相同蚀刻工艺形成的浮置栅极212与222的个别凹陷与凸起结构中，厚度t1*与厚度t2*实质上相同。在一些实施例中，浮置栅极212与222的上表面实质上齐平，即厚度t1*与厚度t2*实质上相同。在一些实施例中，即使在相同的蚀刻工艺中，图案密度、深宽比、与蚀刻条件可能造成浮置栅极的厚度变异。在一些实施例中，可采用不同的图案化与蚀刻工艺图案化与蚀刻浮置栅极212与222。举例来说，在图案化与蚀刻浮置栅极212与222的一者时，可以遮罩材料覆盖浮置栅极212与222的另一者。
图3A至图4C是本发明一些实施例中，具有非垂直侧壁的浮置栅极与多种外侧侧壁厚度的部分制作的例示性快闪存储器的工艺。具体而言，图3A至图3C显示具有较短外侧侧壁的浮置栅极，而图4A至图4C显示具有较长外侧侧壁的浮置栅极。
图3A显示一些实施例中，浮置栅极材料310与形成于浮置栅极材料310的上表面上的图案化遮罩层320。在一些实施例中，浮置栅极材料310的组成可为多晶硅，且可布植n型或p型杂质，之后再进行退火工艺以活化布植的杂质。图案化遮罩层320可形成于浮置栅极材料310的上表面上。图案化遮罩层320的组成可包含光刻胶、硬遮罩、及/或其他合适材料。硬遮罩的例子可包含氮化硅、氧化硅、及/或其他合适材料。图案化工艺可包含形成光刻胶层于浮置栅极材料310的上表面上、将光刻胶层曝光至一图案，进行曝光后烘烤工艺、并显影光刻胶层以形成含光刻胶的遮罩单元。在依序进行一或多道蚀刻工艺以移除露出的浮置栅极材料，以形成阶状结构的后续步骤时，可采用遮罩单元保护浮置栅极材料的其他区域。一或多道蚀刻工艺可持续至达到约略的阶状深度。在形成浮置栅极材料310的下方阶状结构时，图案化遮罩层320的侧壁轮廓可向下转移。因此图案化遮罩层320的侧壁与下表面之间的侧壁角度α，会影响浮置栅极的阶状结构的侧壁角度。在一些实施例中，图案化遮罩层320的侧壁角度α可介于约30度至约90度之间。举例来说，侧壁角度α可介于约30度至约45度之间、可介于约45度至约60度之间、或可介于约60度至约90度之间。在一些实施例中，侧壁角度α可为约45度。可采用合适的光刻(photolithography)工具如浸润式光刻系统(采用193nm波长的光)或极紫外线光刻系统，以达侧壁角度α。举例来说，可调整光刻(lithography)参数如焦距与能量设定，以在光刻工艺之后形成约略的侧壁角度。
图3B是一些实施例中，采用图案化遮罩层320并蚀刻浮置栅极材料310之后形成的阶状结构。浮置栅极325包含顶部330与底部340。如图3B所示，顶部330自底部340凸起。图3B所示的顶部具有锥形剖面，但其可具有任何合适的剖面形状。此外，顶部330在平面图中可具有任何合适的形状。举例来说，顶部330可具有方形、圆形、多角形、三角形、或任何其他形状。顶部330包含宽度w1的上表面331与侧壁表面351。底部340包含上表面341与相对的下表面342。底部340亦包含一或多个外侧侧壁表面343，其可电性耦接至后续形成的相邻抹除栅极。侧壁表面351分别连接顶部330的上表面331与底部340的上表面341。如图3B所示，顶部330的上表面331与底部340的上表面341不等高(即在z轴上的水平面位置高度不同)。在一些实施例中，上表面331高于上表面341。在一些实施例中，底部的上表面与侧壁表面351之间的侧壁角度β可为锐角(比如小于90度但大于0度)。在一些实施例中，顶部330的上表面与侧壁表面351之间的侧壁角度β*可为钝角(比如大于90度但小于180度)。在一些实施例中，侧壁角度β可介于约30度至约90度之间。举例来说，侧壁角度β可介于约30度至约45度之间、可介于约45度至约60度之间、或可介于约60度至约90度之间。在一些实施例中，侧壁角度β可为约45度。侧壁角度β的约略数值可取决于侧壁角度α，与形成阶状结构的一或多道蚀刻工艺的多种合适工艺参数。采用一或多道光刻工艺可形成浮置栅极325时，可采用光刻工具的不同光刻焦距与能量设定。举例来说，可调整干蚀刻工具的等离子体能量与离子束焦距，以形成不同侧壁角度的光刻胶图案。非垂直阶状结构亦可降低浮置栅极325与后续形成的控制栅极之间的接触表面积。在一些实施例中，可由一或多道蚀刻工艺降低浮置栅极的侧壁。在一些实施例中，顶部330的上表面331与底部340的下表面342之间的厚度t3，可介于约2nm至约100nm之间。举例来说，厚度t3可介于约2nm至约30nm之间、可介于约30nm至约50nm之间、或可介于约50nm至约100nm之间。在一些实施例中，底部340的上表面341与下表面342之间的厚度t4可介于约1nm至约99nm之间。举例来说，厚度t4可介于约1nm至约30nm之间、可介于约30nm至约50nm之间，或可介于约50nm至约99nm之间。厚度t4为底部340的外侧侧壁表面343的厚度。厚度t4越大则有利于改善快闪存储器的数据保存效能，而厚度t4越小于有利于改善快闪存储器的抹除效能。
图3C是一些实施例中，形成栅极间介电层与控制栅极之后的快闪存储器的栅极结构345。在一些实施例中，栅极间介电层360沉积于浮置栅极325的露出表面上。如图3C所示，侧壁表面351为斜向而非垂直于上表面341或下表面342。举例来说，角度β可为锐角而非90度。侧壁表面与上表面之间的非垂直连接可减少锐角处(如两个表面以90度相连处的角落)的膜的不连续，以改善栅极间介电层的连续性与顺应性。在一些实施例中，栅极间介电层360可包含氧化物-氮化物-氧化物结构，其具有氧化硅层、氮化硅层、与氮化硅层上的氧化硅层。在一些实施例中，栅极间介电层360的组成可为单一的氧化物层、单一的氮化物层、单一的高介电常数介电层、单一的氮氧化硅层、类似物、或上述的多层。在一些实施例中，栅极间介电层360可覆盖整个浮置栅极325，因此栅极间介电层360亦形成于浮置栅极325的侧壁上。在一些实施例中，栅极间介电层360只覆盖上表面331、上表面341，与侧壁表面351。浮置栅极间隔物(未图示于图3C)可沉积于外侧侧壁表面343，以围绕浮置栅极325。栅极间介电层360的形成方法可为任何合适的沉积技术，比如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、任何其他合适的沉积技术、或上述的组合。在一些实施例中，栅极间介电层360的厚度t5可介于约10nm至约900nm之间。举例来说，厚度t5可介于约10nm至约100nm之间，可介于约100nm至约500nm之间、或可介于约500nm至约900nm之间。介电层的厚度可提供不同的分隔于浮置栅极与控制栅极之间。此外，介电层厚度的分隔亦会影响浮置栅极与控制栅极之间的耦合比例，因为浮置栅极与控制栅极之间的电容与分隔成反比(比如电容＝介电常数×面积/分隔距离)。
控制栅极370可沉积于栅极间介电层360的上表面上，因此栅极间介电层360夹设于浮置栅极325与控制栅极370之间。举例来说，栅极间介电层360可夹设于浮置栅极325与控制栅极370中，并直接接触或物理接触浮置栅极325与控制栅极370。在一些实施例中，控制栅极370可包含多晶硅，且其沉积方法可采用任何合适的沉积技术如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、任何其他合适的沉积技术、或上述的组合。控制栅极370可具有平坦的上表面371，其可由形成控制栅极370的沉积工艺后的平坦化工艺所实现。上表面371与形成于上表面331上的栅极间介电层360之间的厚度t6，可介于约2nm至约100nm之间。举例来说，厚度t6可介于约2nm至约30nm之间、可介于约30nm至约50nm之间、或可介于约50nm至约100nm之间。上表面371与形成于上表面341上的栅极间介电层360之间的厚度t7，可介于约1nm至约99nm之间。举例来说，厚度t7可介于约1nm至约30nm之间、可介于约30nm至约50nm之间、或可介于约50nm至约99nm之间。厚度t6可实质上等于控制栅极多晶硅的厚度，因此厚度t6可取决于控制栅极多晶硅的厚度。在一些实施例中，由于阶状浮置栅极的轮廓，厚度t7小于厚度t6。在一些实施例中，当厚度t6与t7之间的差异变大，则控制栅极与浮置栅极的接触面积亦变大，进而增加控制栅极与浮置栅极之间的电容，并增加控制栅极与浮置栅极之间的耦合比例。在一些实施例中，厚度t3与t7的总和等于厚度t4与t6的总和。在一些实施例中，控制栅极370的侧壁372可与浮置栅极325的侧壁表面351共形(具有相同或类似的形状)。举例来说，侧壁372可与侧壁表面351具有类似形状。
图4A是一些实施例中，浮置栅极材料410与形成于浮置栅极材料410的上表面上的图案化遮罩层420。在一些实施例中，浮置栅极材料410可与图3A所示的浮置栅极材料310类似，在此不详述以简化说明。图案化遮罩层420在进行一或多道蚀刻工艺以形成凹陷于浮置栅极材料410中时，可用以保护浮置栅极材料410的其余部分。图案化遮罩层420的结构与形成工艺可与图3A所示的图案化遮罩层320的结构与形成工艺类似，在此不详述以简化说明。图案化遮罩层420的侧壁与下表面之间的侧壁角度θ，可介于约30度至约90度之间。举例来说，侧壁角度θ可介于约30度至于45度之间、可介于约45度至约60度之间、可介于约60度至约90度之间。在一些实施例中，侧壁角度θ可为约45度。
图4B是一些实施例中，采用图案化遮罩层420并蚀刻浮置栅极材料410以形成一或多个凹陷之后的浮置栅极425。浮置栅极425包含凹陷412于顶部430中，并具有锥形的剖面轮廓(但可具有任何合适的剖面形状)。此外，凹陷412在平面图中可具有任何合适形状。举例来说，凹陷412可具有方形、圆形、多角形、三角形、任何其他形状、或上述的组合。凹陷412在其顶部开口具有宽度w2，而在其下表面417具有宽度w3。在一些实施例中，宽度w2可介于约1nm至约100nm之间。在一些实施例中，宽度w3可介于约1nm至约100nm之间。在一些实施例中，凹陷412的厚度t9可介于约1nm至约99nm之间。凹陷412可包含侧壁表面451。在一些实施例中，侧壁表面451与凹陷412的下表面417之间的侧壁角度
Figure GDA0003032800120000141
可为锐角(即小于90度且大于0度)。在一些实施例中，侧壁表面451与浮置栅极425的上表面427之间的侧壁角度
Figure GDA0003032800120000151
可为钝角(即大于90度且小于180度)。非垂直的阶状结构亦可增加浮置栅极425与后续形成的控制栅极之间的接触表面积。随着浮置栅极与控制栅极之间的接触表面积增加，浮置栅极与控制栅极之间的电容也增加，因电容正比于接触表面积。
浮置栅极425亦包含第二部分440于第一部分430下。第二部分440包含一或多个外侧侧壁表面443，其可电性耦接至后续形成的抹除栅极。侧壁表面451连接浮置栅极425的上表面427与凹陷412的下表面417。如图4B所示，下表面417与上表面427未齐平(比如两者的水平表面在z轴上的高度不同)。在一些实施例中，上表面427高于下表面417。外侧侧壁表面443亦具有厚度t8。如上所述，厚度t8较大有利于改善快闪存储器的数据保存效能，而厚度t8较小有利于改善快闪存储器的抹除效能。
图4C是一些实施例中，形成栅极间介电层与控制栅极之后的快闪存储器栅极结构445。在一些实施例中，栅极间介电层460沉积于浮置栅极425的露出表面上。如图4C所示，侧壁表面451为斜向，而非垂直于快闪存储器栅极结构445的上表面427。与图3C所示的侧壁表面与上表面之间的非垂直连接类似，侧壁表面451可降低锐角处(如两表面以90度相接处)的膜的不连续性，以改善沉积的栅极间介电层的连续性与顺应性。在一些实施例中，栅极间介电层460可与图3C所示的栅极间介电层360类似，在此不详述以简化说明。栅极间介电层460的形成方法可为任何合适的沉积技术，比如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、任何其他合适的沉积技术、或上述的组合。在一些实施例中，栅极间介电层460的厚度t10可介于约10nm至约900nm之间。
控制栅极470可沉积于栅极间介电层460的上表面上，因此栅极间介电层460夹设于浮置栅极425与控制栅极470之间。控制栅极470的材料组成与沉积工艺，可与图3C所示的控制栅极370的材料组成与沉积工艺类似。快闪存储器栅极结构445的上表面437与形成于下表面417上的栅极间介电层460之间的厚度t11，可介于约2nm至约100nm之间。上表面437与形成于上表面427上的栅极间介电层460之间的厚度t12，可介于约1nm至约99nm之间。由于厚度t11可实质上等于控制栅极多晶硅的厚度，厚度t11的范围可取决于多晶硅的厚度。在一些实施例中，由于阶状浮置栅极的轮廓，厚度t12可小于厚度t11。在一些实施例中，当厚度t11与t12的厚度差异越大，则控制栅极与浮置栅极的接触面积亦越大，这将增加控制栅极与浮置栅极之间的电容，进而增加控制栅极与浮置栅极之间的耦合比例。在一些实施例中，厚度t8与t12的总和等于厚度t11与t13的总和。在一些实施例中，控制栅极470的侧壁表面471与浮置栅极425的侧壁表面451共形(具有相同或类似的形状)。举例来说，侧壁表面471可与侧壁表面451具有类似形状。
在一些实施例中，可由相同的图案化与蚀刻工艺，形成图3A至图3C与图4A至图4C所示的浮置栅极325与425其v型与反v型的结构，其与图2所示的浮置栅极212与222类似。在这些工艺中，以相同蚀刻工艺形成的浮置栅极325与425的个别凹陷与凸起结构中，浮置栅极325的厚度t3与浮置栅极425的厚度t8实质上相同。在一些实施例中，浮置栅极325的厚度t3实质上等于浮置栅极425的厚度t8。在一些实施例中，即使在相同的蚀刻工艺中，图案密度、深宽比、与蚀刻条件可能造成浮置栅极的厚度变异。
图5至图8是本发明一些实施例中，部分制作的快闪存储器的工艺，其具有非垂直侧壁的浮置栅极与多种外侧侧壁厚度。
图5显示部分制作的快闪存储器，其包括基板502、主动区503、垫介电层504、浮置栅极材料510、与隔离材料512。基板502可与图1-2所示的基板102类似。基板502可包含一或多个主动区503。垫介电层504形成于主动区503的上表面上，而浮置栅极材料510形成于垫介电层504上。隔离材料512可与图1所示的隔离结构112所用的材料类似。其他结构如源极/漏极区、内连线、字元线、接点、与任何其他合适的结构未图示于图5至图8以简化说明。
图6是本发明一些实施例中部分制作的快闪存储器，其为形成非垂直侧壁的阶状结构形成于浮置栅极材料中以形成浮置栅极之后的结构。如图6所示，一或多个凸起结构630形成于浮置栅极625a中，且一或多个凹陷632形成于浮置栅极625b中。凸起结构630可与图3B与图3C所示的顶部330类似。凹陷632可与图4B所示的凹陷412类似。在一些实施例中，以相同的图案化工艺与蚀刻工艺形成浮置栅极625a与625b，其与图3A至图3C与图4A至图4C所示的浮置栅极325与425的形成方法类似。因此凸起结构630的上表面630*可与栅极结构625b的上表面625b*实质上齐平。在一些实施例中，浮置栅极625a的上表面625a*可与凹陷632的下表面632*齐平。如上所述，外侧侧壁厚度较大时有利于改善快闪存储器的数据保存效能，而外侧侧壁厚度较小时有利于改善快闪存储器的数据抹除效能。此外，侧壁表面与上表面之间的非垂直连接亦可降低锐角处的膜的不连续性，以改善沉积的栅极间介电层的连续性与顺应性。非垂直阶状结构亦可增加浮置栅极425与后续形成的控制栅极之间的接触表面积。随着浮置栅极与控制栅极之间的接触表面积增加，浮置栅极与控制栅极之间的电容也随之增加，因电容正比于接触表面积。
图7是本发明一些实施例中部分制作的快闪存储器，其于回蚀刻隔离材料之后，可露出具有非垂直侧壁的阶状结构的浮置栅极结构的部分。在一些实施例中，以一或多道材料移除工艺回蚀刻隔离材料512，以形成隔离结构712。在一些实施例中，可采用合适的图案化工艺如光刻工艺，以遮罩材料覆盖结构如浮置栅极与周边区(如逻辑装置)。在一些实施例中，图案化工艺可包含沉积光刻胶层、将光刻胶层曝光至一图案，进行曝光后烘烤工艺、并显影光刻胶层以形成遮罩单元。遮罩单元可在一或多道蚀刻工艺回蚀刻露出的隔离材料时，保护浮置栅极结构区与周边区。一或多道蚀刻工艺可持续至回蚀刻隔离材料的约略量。在一些实施例中，一或多道材料移除工艺可包含任何合适的蚀刻工艺，比如干式等离子体蚀刻工艺、灰化工艺、湿式蚀刻工艺、或上述的组合。在一些实施例中，可采用干式等离子体蚀刻工艺与之后的氢氟酸蚀刻工艺，以回蚀刻隔离材料512。
图8是本发明一些实施例中，形成栅极间介电层于浮置栅极结构(具有非垂直侧壁的阶状结构)上之后的部分制作的快闪存储器。通过减少膜的不连续性，可使侧壁表面与上表面之间具有非垂直连接，可消除锐角以改善栅极间介电层的连续性与顺应性。栅极间介电层860可包含一或多个合适的层状物。举例来说，栅极间介电层860可包含氧化物-氮化物-氧化物结构，其可具有氧化硅层、氮化硅层、与氧化硅层。抹除栅极实质上形成于浮置栅极625a与625b之间，但未图示于图8中以简化附图。此外，其他合适结构如源极/漏极结构、字元线、间隔物、接点、与内连线可形成于快闪存储装置中，但未图示于图8中。举例来说，浮置栅极625a与625b为主的快闪存储器可共用共同源极区、介电区(如多晶硅间氧化物)、与一或多个抹除栅极。在一些实施例中，共同源极区可形成于浮置栅极625a与625b之间，且可为重掺杂的n型或p型区。介电区可形成于浮置栅极625a与625b之间，其组成可为氧化物材料。与介电区238类似，介电区可绝缘后续形成的抹除栅极与下方的共同源极区。与抹除栅极256类似，抹除栅极可形成于介电区上，并位于两个相邻的浮置栅极625a与625b之间。此外，与间隔物280类似的间隔物可位于抹除栅极与浮置栅极625a及625b之间。
图9是本发明一些实施例中，形成具有非垂直侧壁的阶状结构的浮置栅极结构的方法900其流程图。方法900可具有其他步骤，且可以不同顺序进行方法900的步骤。
在步骤902中，本发明一些实施例形成源极与漏极区及垫介电结构于半导体基板中。半导体基板可为p型基板或n型基板。在一些实施例中，半导体基板可包含其他合适材料或结构。在一些实施例中，源极与漏极区可为n型掺杂的硅层或p型掺杂的硅层。基板的例子可为图1与图2所示的基板102。源极与漏极区的例子可分别为图1与图2所示的共用源极区236S与漏极区236D。垫介电结构可形成于半导体基板上，并形成于源极与漏极区之间。垫介电结构的形成方法可为毯覆性沉积后进行图案化与蚀刻工艺。在一些实施例中，垫介电结构可包含高介电常数材料。垫介电结构的组成可为氧化物，且可称作“穿隧氧化物”或“浮置栅极氧化物”。垫介电结构的例子可为图2所示的垫介电层202。
在步骤904中，本发明一些实施例沉积浮置栅极材料，并蚀刻浮置栅极材料以形成非垂直阶状的浮置栅极。浮置栅极材料可沉积于垫介电层上，其形成方法可采用任何合适的沉积方法。在一些实施例中，浮置栅极材料可为多晶硅，其沉积方法可采用化学气相沉积、物理气相沉积、等离子体增强化学气相沉积、原子层沉积、任何合适的沉积技术、或上述的组合。在一些实施例中，一或多个凸起结构形成于浮置栅极材料中。在一些实施例中，一或多个凹陷形成于浮置栅极材料中。凸起结构与凹陷的形成方法可为形成图案化的遮罩层于浮置栅极材料的上表面上，形成图案化遮罩层所用的非垂直侧壁轮廓，并在浮置栅极材料上进行一或多道蚀刻工艺，以形成具有非垂直阶状结构的浮置栅极。
此外，非垂直的阶状浮置栅极亦可具有多种外侧侧壁高度，以提供不同的数据保存或抹除能力。举例来说，外侧侧壁厚度较大有利于改善快闪存储器的数据保存，而外侧侧壁较小有利于改善快闪存储器的抹除效能。此外，侧壁表面与上表面之间的非垂直连接可减少锐角处(比如两个表面以90度相接的角落)的膜的不连续性，以改善栅极间介电层的连续性与顺应性。非垂直阶状结构亦可进一步增加浮置栅极与后续形成的控制栅极之间的接触表面面积。凸起结构的例子可为图3B与图3C所示的顶部330。凹陷的例子可为图4B所示的凹陷412。
在步骤906中，本发明一些实施例形成栅极间介电层于浮置栅极结构上。通过侧壁表面与上表面之间的非垂直连接，可减少锐角的膜不连续性，以改善栅极间介电层的连续性与顺应性。在一些实施例中，栅极间介电层可包含氧化物-氮化物-氧化物结构，其可具有氧化硅层、氮化硅层、与氮化硅层上的氧化硅层。在一些实施例中，栅极间介电层可为单一的氧化物层、单一的氮化物层、单一的高介电常数介电层、单一的氮氧化硅层、或上述的多层。栅极间介电层的例子可为图2、图3C、图4C、与图8所示的栅极间介电层214、360、460、与860。
在步骤908中，本发明一些实施例形成控制栅极于栅极间介电层上。控制栅极形成于栅极间介电层的上表面上，因此栅极间介电层夹设于浮置栅极与控制栅极之间。举例来说，栅极间介电层可插入浮置栅极与控制栅极之间，并接触(如直接接触或物理接触)浮置栅极与控制栅极。在一些实施例中，控制栅极可包含多晶硅，其沉积方法可采用任何合适的沉积技术如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、任何其他合适的沉积技术、或上述的组合。控制栅极亦可具有平坦上表面，其形成方法可为平坦化工艺。控制栅极的例子可为图2、图3C、与图4C所示的控制栅极216、226、370、与470。
在步骤910中，本发明一些实施例形成快闪存储装置中的间隔物、抹除栅极、字元线、与任何其他的合适结构。抹除栅极与字元线可与包含非垂直阶状浮置栅极与控制栅极结构的栅极结构相邻。间隔物可形成于抹除栅极与包含浮置栅极与控制栅极的栅极结构之间。抹除栅极与字元线的例子可分别为图2所示的抹除栅极256与字元线270。
本发明多种实施例说明的结构与方法可增进快闪存储器的耦合比例，其制作的快闪存储器具有不同的抹除/保留效能(比如在单一芯片上)。在一些实施例中，非垂直的阶状浮置栅极结构所包含的阶状浮置栅极结构，在快闪存储器的浮置栅极与控制栅极之间具有非垂直侧壁。在一些实施例中，相同芯片上的快闪存储器所包含的非垂直阶状快闪栅极结构，具有不同的外侧侧壁厚度。举例来说，浮置栅极结构的外侧侧壁高度较大可增加浮置栅极与抹除栅极之间的接触面积，进而改善快闪存储器的数据保留能力。另一方面，浮置栅极结构的外侧侧壁高度较低会减少浮置栅极与抹除栅极之间的接触面积，进而改善快闪存储器的抹除能力。
在一些实施例中，快闪存储器包括基板与浮置栅极结构位于基板上。浮置栅极结构包括第一部分，其具有第一上表面与第一厚度。浮置栅极结构亦包括第二部分，其具有第二上表面与第二厚度，且第二厚度不同于第一厚度。浮置栅极结构还包括侧壁表面，连接第一上表面与第二上表面，其中浮置栅极结构的第一上表面与侧壁表面之间的第一角度为钝角。快闪存储器亦包括控制栅极结构，其位于浮置栅极结构的第一部分与第二部分上。
在一些实施例中，快闪存储器还包括字元线与抹除栅极结构于基板上与浮置栅极结构的两侧外侧侧壁上。
在一些实施例中，快闪存储器还包括第一介电侧壁结构，其位于字元线与浮置栅极结构之间；以及第二介电侧壁结构，其位于抹除栅极与浮置栅极结构之间。
在一些实施例中，第一上表面高于第二上表面。
在一些实施例中，第一上表面与浮置栅极结构的下表面之间相隔的距离，不同于第二上表面与浮置栅极结构的下表面之间相隔的距离。
在一些实施例中，浮置栅极结构的第一上表面、第二上表面与侧壁表面的总面积，大于浮置栅极结构的下表面的总面积。
在一些实施例中，浮置栅极结构的该第二上表面与侧壁表面之间的角度为锐角。
在一些实施例中，控制栅极结构的侧壁表面，与浮置栅极结构的侧壁表面具有类似形状。
在一些实施例中，控制栅极结构包括：第三部分，具有第三厚度，其中第三部分形成于浮置栅极结构的第一部分上；以及第四部分，具有第四厚度，且第四厚度与第三厚度不同，其中第四部分形成于浮置栅极结构的第二部分上。
在一些实施例中，浮置栅极结构的第一部分的第一厚度与控制栅极结构的第三部分的第三厚度的总和，等于浮置栅极结构的第二部分的第二厚度与控制栅极结构的第四部分的第四厚度的总和。
在一些实施例中，控制栅极结构的第三部分具有第三下表面，控制栅极结构的第四部分具有第四下表面，且第四下表面低于第三下表面。
在一些实施例中，快闪存储器还包括介电层，位于控制栅极结构与浮置栅极结构之间，其中介电层包括：介电上表面，接触第三下表面、第四下表面、与控制栅极结构的侧壁表面；以及介电下表面，与介电上表面相对，其中介电下表面接触第一上表面、第二上表面、与浮置栅极结构的侧壁表面。
在一些实施例中，快闪存储器结构包括第一浮置栅极结构。第一浮置栅极结构包括第一部分，其具有第一上表面与第一厚度。第一浮置栅极结构包括第二部分，其具有第二上表面与第二厚度，且第二厚度不同于第一厚度，并具有第一外侧侧壁，且第一外侧侧壁具有第一外侧侧壁厚度。快闪存储器结构包括第二浮置栅极结构。第二浮置栅极结构包括第三部分，其具有第三上表面与第三厚度。第二浮置栅极结构亦包括第四部分，其具有第四上表面与第四厚度且第四厚度不同于第三厚度，并具有第二外侧侧壁，且第二外侧侧壁具有第二外侧侧壁厚度。第一外侧侧壁厚度与第二外侧侧壁厚度不同。
在一些实施例中，快闪存储器结构还包括第一控制栅极结构，位于第一浮置栅极结构的第一部分与第二部分上；以及第一浮置栅极结构的第一侧壁连接第一浮置栅极结构的第一上表面与第二上表面，其中第一上表面与第一侧壁之间的第一角度为锐角或钝角。
在一些实施例中，快闪存储器结构还包括第二控制栅极结构，位于第二浮置栅极结构的第三部分与第四部分上；以及第二浮置栅极结构的第二侧壁连接第二浮置栅极结构的第三上表面与第四上表面，且第三上表面与第二侧壁之间的第二角度为锐角或钝角。
在一些实施例中，快闪存储器结构还包括抹除栅极形成于第一浮置栅极结构与第二浮置栅极结构之间，并接触第一外侧侧壁与第二外侧侧壁。
在一些实施例中，第一上表面高于第二上表面。
在一些实施例中，快闪存储器的形成方法包括：沉积浮置栅极材料于基板上，并搭配遮罩层蚀刻浮置栅极材料，以形成浮置栅极材料的第一部分与第二部分。第一部分包括第一上表面与第一厚度。第二部分包括第二上表面与第二厚度，且第二厚度不同于第一厚度。方法亦包括沉积介电层于第一上表面、第二上表面、与连接第一上表面与第二上表面的侧壁表面上。第一上表面与侧壁表面之间的第一角度为钝角。方法亦包括形成控制栅极结构于介电层上。
在一些实施例中，方法还包括形成抹除栅极与字元线于第二部分的两侧侧壁上。
在一些实施例中，方法还包括平坦化控制栅极结构的上表面。
应理解的是，实施方式(非摘要)的目的在于说明权利要求。摘要可为一或多个(但非所有)的例示性实施例，因此其目的不在于局限权利要求。
上述实施例或例子的特征有利于本技术领域中技术人员理解本发明实施例。本技术领域中技术人员应理解可采用本发明实施例作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范围，并可在未脱离本发明精神与范围的前提下进行改变、替换、或变动。

Claims (20)

1.一种快闪存储器，包括：
一基板；
一第一浮置栅极结构，位于该基板上，其中该第一浮置栅极结构包括：
一第一部分，具有一第一上表面与一第一厚度；
一第二部分，具有一第二上表面与一第二厚度，且该第二厚度不同于该第一厚度；以及
一第一侧壁表面，连接该第一上表面与该第二上表面，其中该第一浮置栅极结构的该第一上表面与该第一侧壁表面之间的一第一角度为钝角；
一第二浮置栅极结构，位于该基板上，其中该第二浮置栅极结构包括：
一第三部分，具有一第三上表面；
一第四部分，具有一第四上表面；以及
一第二侧壁表面，连接该第三上表面与该第四上表面，其中该第二浮置栅极结构的该第三上表面与该第二侧壁表面之间的一第二角度为锐角；以及
一控制栅极结构，位于该第一浮置栅极结构的该第一部分与该第二部分上。
2.如权利要求1所述的快闪存储器，还包括：
一字元线与一抹除栅极结构，位于该基板上与该第一浮置栅极结构的两侧外侧侧壁上。
3.如权利要求2所述的快闪存储器，还包括：
一第一介电侧壁结构，位于该字元线与该第一浮置栅极结构之间；以及
一第二介电侧壁结构，位于该抹除栅极与该第一浮置栅极结构之间。
4.如权利要求1所述的快闪存储器，其中该第一上表面高于该第二上表面。
5.如权利要求1所述的快闪存储器，其中该第一上表面与该第一浮置栅极结构的下表面之间相隔的距离，不同于该第二上表面与该第一浮置栅极结构的下表面之间相隔的距离。
6.如权利要求1所述的快闪存储器，其中该第一浮置栅极结构的第一上表面、该第二上表面与该第一侧壁表面的总面积，大于该浮置栅极结构的下表面的总面积。
7.如权利要求1所述的快闪存储器，其中该第一浮置栅极结构的该第二上表面与该第一侧壁表面之间的角度为锐角。
8.如权利要求1所述的快闪存储器，其中该控制栅极结构的一侧壁表面，与该第一浮置栅极结构的该第一侧壁表面具有类似形状。
9.如权利要求1所述的快闪存储器，其中该控制栅极结构包括：
一第五部分，具有一第五厚度，其中该第五部分形成于该第一浮置栅极结构的该第一部分上；以及
一第六部分，具有一第六厚度，且该第六厚度与该第五厚度不同，其中该第六部分形成于该第一浮置栅极结构的该第二部分上。
10.如权利要求9所述的快闪存储器，其中该第一浮置栅极结构的该第一部分的该第一厚度与该控制栅极结构的该第五部分的该第五厚度的总和，等于该第一浮置栅极结构的该第二部分的该第二厚度与该控制栅极结构的该第六部分的该第六厚度的总和。
11.如权利要求10所述的快闪存储器，其中该控制栅极结构的该第五部分具有一第三下表面，该控制栅极结构的该第六部分具有一第四下表面，且该第四下表面低于该第三下表面。
12.如权利要求11所述的快闪存储器，还包括：
一介电层，位于该控制栅极结构与该第一浮置栅极结构之间，其中该介电层包括：
一介电上表面，接触该第三下表面、该第四下表面、与该控制栅极结构的该侧壁表面；以及
一介电下表面，与该介电上表面相对，其中该介电下表面接触该第一上表面、该第二上表面、与该第一浮置栅极结构的该第一侧壁表面。
13.一种快闪存储器结构，包括：
一第一浮置栅极结构，包括：
一第一部分，具有一第一上表面与一第一厚度；
一第二部分，具有一第二上表面与一第二厚度且该第二厚度不同于该第一厚度，并具有一第一外侧侧壁，且该第一外侧侧壁具有一第一外侧侧壁厚度；以及
一第一侧壁表面，连接该第一上表面与该第二上表面，其中该第一浮置栅极结构的该第一上表面与该第一侧壁表面之间的一第一角度为钝角；以及
一第二浮置栅极结构，包括：
一第三部分，具有一第三上表面与一第三厚度；
一第四部分，具有一第四上表面与一第四厚度且该第四厚度不同于该第三厚度，并具有一第二外侧侧壁，且该第二外侧侧壁具有一第二外侧侧壁厚度，其中该第一外侧侧壁厚度与该第二外侧侧壁厚度不同；以及
一第二侧壁表面，连接该第三上表面与该第四上表面，其中该第二浮置栅极结构的该第三上表面与该第二侧壁表面之间的一第二角度为锐角。
14.如权利要求13所述的快闪存储器结构，还包括：
一第一控制栅极结构，位于该第一浮置栅极结构的该第一部分与该第二部分上。
15.如权利要求14所述的快闪存储器结构，还包括：
一第二控制栅极结构，位于该第二浮置栅极结构的该第三部分与该第四部分上。
16.如权利要求13所述的快闪存储器结构，还包括一抹除栅极形成于该第一浮置栅极结构与该第二浮置栅极结构之间，并接触该第一外侧侧壁与该第二外侧侧壁。
17.如权利要求13所述的快闪存储器结构，其中该第一上表面高于该第二上表面。
18.一种快闪存储器的形成方法，包括：
沉积一第一浮置栅极材料和一第二浮置栅极材料于一基板上；
搭配一遮罩层覆盖该第一浮置栅极材料的一第一部分并蚀刻该第一浮置栅极材料的一第二部分，其中该第一部分包括一第一上表面与一第一厚度，该第二部分包括一第二上表面与一第二厚度，且蚀刻该第一浮置栅极材料的该第二部分使该第二厚度不同于该第一厚度；
蚀刻该第二浮置栅极材料以形成一第三部分与一第四部分，其中该第三部分包括一第三上表面，该第四部分包括一第四上表面；
沉积一介电层于该第一上表面、该第二上表面、连接该第一上表面与该第二上表面的一第一侧壁表面、该第三上表面、该第四上表面、与连接该第三上表面与该第四上表面的一第二侧壁表面上，其中该第一上表面与该第一侧壁表面之间的一第一角度为钝角，且该第三上表面与该第二侧壁表面之间的一第二角度为锐角；以及
形成一控制栅极结构于该介电层上。
19.如权利要求18所述的快闪存储器的形成方法，还包括形成一抹除栅极与一字元线于该第二部分的两侧侧壁上。
20.如权利要求18所述的快闪存储器的形成方法，还包括平坦化该控制栅极结构的上表面。
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