CN115274428A - 多晶硅cmp负载的改善方法 - Google Patents

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Abstract

本发明公开了一种多晶硅CMP负载的改善方法，包括：提供完成顶层多晶硅生长和CMP的半导体衬底，CMP负载效应是顶层多晶硅的顶部表面不平坦；形成硬质掩膜层，硬质掩膜层具有从底部转移来的第二台阶结构和第二凹槽；形成第二介质层；涂布形成第三材料层将第二凹槽完全填充；对第三材料层进行以第二介质层为停止层的第一次回刻；对第二介质层进行以硬质掩膜层为停止层的第二次回刻；测量位于第二凹槽侧面的第二介质层的第一高度值；以第二介质层和第三材料层为掩膜对硬质掩膜层进行刻蚀量等于第一高度值的第三次刻蚀；去除第二介质层和第三材料层。本发明能对有多晶硅CMP负载效应形成的硬质掩膜层的不平坦表面进行精确平坦化。

Description

多晶硅CMP负载的改善方法
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种多晶硅(ploysilicon)化学机械研磨(CMP)负载的改善方法。
背景技术
在28nm半浮栅(semi-floating-gate)先进工艺节点中，浮栅(floating-gate)的存在使栅极高度是正常28nm半导体器件的栅极高度的2倍。多晶硅控制栅的多晶硅(Poly)化学机械研磨(CMP)之后形成的图形负载(pattern loading)约
Figure BDA0003755630740000011
，将对后续工艺开发产生影响，如对后续的光刻和刻蚀工艺产生不利影响。
Poly CMP后(Post Poly CMP)的pattern loading的根源是有源区(AA)区域的floating-gate造成AA与浅沟槽隔离(STI)之间的台阶(step)高度(height)约为
Figure BDA0003755630740000012
；其次是CMP研磨液对不同氧化物(oxide)研磨速率不同而产生的oxide碟形(dishing)，PostPoly CMP形成的pattern loading将使后续光刻工艺的进行受到阻碍。
下面结合图1A和图1B对现有方法做更佳详细的说明：
如图1A至图1B所示，是现有具有多晶硅CMP负载效应的硬质掩膜层的表面平坦化方法的各步骤中的器件结构示意图；现有具有多晶硅CMP负载效应的硬质掩膜层的表面平坦化方法包括如下步骤：
步骤一、如图1A所示，提供完成顶层多晶硅104生长和CMP的半导体衬底101，所述CMP负载效应是指所述顶层多晶硅104的顶部表面不平坦且在第一区域中具有较高的第一表面以及在第二区域中具有较低的第二表面，所述第一表面和所述第二表面之间形成有第一台阶结构，所述第二表面和两侧的所述第一台阶结构组成第一凹槽。
所述半导体衬底101包括硅衬底。
在semi-floating-gate工艺中，所述顶层多晶硅104用于形成半浮栅器件的多晶硅控制栅。
所述第一区域为有源区101a，所述第二区域为浅沟槽隔离102的形成区域，所述有源区101a由位于所述浅沟槽隔离102之间的所述半导体衬底101组成。
在所述第一区域中，所述顶层多晶硅104的底部还形成有底部多晶硅103，所述底部多晶硅103用于形成多晶硅半浮栅。
所述顶层多晶硅104和所述底部多晶硅103之间隔离有控制栅介质层105，在所述顶层多晶硅104和所述浅沟槽隔离102之间也隔离有控制栅介质层105。
所述多晶硅半浮栅和所述半导体衬底101之间隔离有浮栅介质层，所述浮栅介质层的部分区域中形成有开口使所述多晶硅半浮栅直接和所述半导体衬底101接触形成PN结。在进行写入或编程时，存储电荷如电子通过穿过所述PN结进出所述多晶硅半浮栅。在所述半导体衬底101上形成有器件的沟道区、源区和轻掺杂源漏区和漏区。
步骤二、如图1A所示，在所述顶层多晶硅104的表面形成硬质掩膜层106，在所述硬质掩膜层106的顶部表面形成有由所述第一台阶结构转移形成的第二台阶结构以及由所述第一凹槽转移形成的第二凹槽。
通常，所述硬质掩膜层106由第四氮化硅层106a和第五氧化层106b叠加而成。
所述第五氧化层106b的厚度大于所述第四氮化硅层106a的厚度；所述第五氧化层106b的较低的顶部表面高于所述第四氮化硅层106a的较高的顶部表面。
图1A中，所述第二台阶结构的高度为h101。
步骤二、如图1B所示，对所述硬质掩膜层106进行CMP，所述硬质掩膜层106的CMP是在顶层多晶硅104的CMP之后进行，故也称为post poly CMP。
由于所述第二凹槽的存在，post poly CMP完成后，容易形成虚线框107中的碟形缺陷。
为了解决由于前层的较大的step height而使后面的工艺(process)出现patternloading问题，现有两种改进方法包括：
第一种现有改进方法为：在进行图1B的所述硬质掩膜层106的CMP之前，先加光罩，将所述浅沟槽隔离102的区域保护住，再通过回刻(etch back)将所述第二台阶结构的高度h101降低，最后通过所述硬质掩膜层106的CMP实现平坦化。
第二种现有改进方法为：通过加厚所述硬质掩膜层106的第五氧化层106b降低所述第二台阶结构的高度h101的值，再通过CMP多磨来实现平坦化。
现有第一种改进方法具有如下缺陷：
需要加光罩，价格昂贵。
Etch back工艺无抓取终点(endpoint)的特征位置，只能通过刻蚀时间(by time)的方式控制刻蚀量，但是此方法无法消除晶圆到晶圆(cover wafer to wafer)之间的差异。
现有第二种改进方法具有如下缺陷：
Oxide厚度的增加量难以确定。
加厚oxide，增加CMP的研磨量也不一定实现平坦化。
发明内容
本发明所要解决的技术问题是提供一种多晶硅CMP负载的改善方法，能对形成于具有CMP负载效应的顶层多晶硅的顶部表面上的硬质掩膜层的顶部表面进行平坦化且能精确控制硬质掩膜层的顶部表面的位置，而且不需要增加光罩以及加厚硬质掩膜层的生长厚度。
为解决上述技术问题，本发明提供的多晶硅CMP负载的改善方法包括如下步骤：
步骤一、提供完成顶层多晶硅生长和CMP的半导体衬底，所述CMP负载效应是所述顶层多晶硅的顶部表面不平坦且在第一区域中具有较高的第一表面以及在第二区域中具有较低的第二表面，所述第一表面和所述第二表面之间形成有第一台阶结构，所述第二表面和两侧的所述第一台阶结构组成第一凹槽。
步骤二、在所述顶层多晶硅的表面形成硬质掩膜层，在所述硬质掩膜层的顶部表面形成有由所述第一台阶结构转移形成的第二台阶结构以及由所述第一凹槽转移形成的第二凹槽。
步骤三、在所述硬质掩膜层的顶部表面形成第二介质层，所述第二介质层的材料满足能和所述硬质掩膜层进行选择性刻蚀，所述第二介质层未将所述第二凹槽完全填充。
步骤四、采用涂布工艺在所述第二介质层的表面形成第三材料层，利用所述第三材料层在所述涂布工艺中的流动性将所述第二凹槽完全填充以及使所述第三材料层的顶部表面为平坦表面；所述第三材料层的材料满足能和所述第二介质层进行选择性刻蚀。
步骤五、对所述第三材料层进行以所述第二介质层为停止层的第一次回刻。
步骤六、对所述第二介质层进行以所述硬质掩膜层为停止层的第二次回刻。
步骤七、测量位于所述第二凹槽侧面的所述第二介质层的高度并得到第一高度值。
步骤八、以剩余的所述第二介质层和所述第三材料层为掩膜对所述硬质掩膜层进行第三次刻蚀，所述第三次刻蚀的刻蚀量等于所述第一高度值。
步骤九、去除剩余的所述第二介质层和所述第三材料层，使所述硬质掩膜层的顶部表面都暴露且平坦。
进一步的改进是，步骤一中，所述半导体衬底包括硅衬底。
进一步的改进是，步骤二中，所述硬质掩膜层由第四氮化硅层和第五氧化层叠加而成。
所述第五氧化层的厚度大于所述第四氮化硅层的厚度；所述第五氧化层的较低的顶部表面高于所述第四氮化硅层的较高的顶部表面，步骤八中，所述第三次刻蚀仅对所述第五氧化层进行刻蚀。
进一步的改进是，步骤三中，所述第二介质层的材料为氮化硅。
进一步的改进是，步骤四中，所述第三材料层的材料为碳涂层(SOC)。
进一步的改进是，所述第一次回刻采用干法刻蚀。
进一步的改进是，所述第二次回刻采用干法刻蚀。
进一步的改进是，所述第三次回刻采用干法刻蚀。
进一步的改进是，步骤九中，采用湿法刻蚀去除所述第二介质层和所述第三材料层。
进一步的改进是，步骤一中，所述顶层多晶硅用于形成半浮栅器件的多晶硅控制栅。
所述第一区域为有源区，所述第二区域为浅沟槽隔离的形成区域，所述有源区由位于所述浅沟槽隔离之间的所述半导体衬底组成。
在所述第一区域中，所述顶层多晶硅的底部还形成有底部多晶硅，所述底部多晶硅用于形成多晶硅半浮栅。
所述顶层多晶硅和所述底部多晶硅之间隔离有控制栅介质层，在所述顶层多晶硅和所述浅沟槽隔离之间也隔离有控制栅介质层。
所述多晶硅半浮栅和所述半导体衬底之间隔离有浮栅介质层，所述浮栅介质层的部分区域中形成有开口使所述多晶硅半浮栅直接和所述半导体衬底接触形成PN结。
进一步的改进是，所述第一台阶结构的高度大于等于
Figure BDA0003755630740000041
进一步的改进是，所述第二台阶结构的高度大于所述第一台阶结构的高度。
进一步的改进是，所述第二介质层的厚度小于等于
Figure BDA0003755630740000042
进一步的改进是，所述第三材料层的厚度大于等于
Figure BDA0003755630740000051
。
进一步的改进是，还包括：
光刻定义出所述半浮栅器件的栅极结构的形成区域；
依次对所述顶层多晶硅、所述控制栅介质层、所述底层多晶硅和所述浮栅介质层进行刻蚀形成所述半浮栅器件的栅极结构。
进一步的改进是，步骤三中采用PVD工艺形成所述第二介质层。
进一步的改进是，所述控制栅介质层的材料包括高介电常数层。
本发明在具有由CMP负载效应形成的第一台阶结构的顶层多晶硅的顶部表面形成硬质掩膜层之后，并不是直接采用CMP工艺对硬质掩膜层进行平坦化，从而能避免有CMP工艺所产生的碟形缺陷。
本发明是通过增加形成第二介质层以及具有良好填充沟槽性能的第三材料层，利用第三材料层和第二介质层之间以及第二介质层和硬质掩膜层之间的具有高选择比的特性，依次进行回刻使第二介质层和第三材料层仅保留在硬质掩膜层的第二凹槽中且使第二介质层的顶部表面和第二凹槽外的硬质掩膜层顶部表面相平；之后，测量第二介质层位于第二凹槽的侧面的第一高度值并以保留的第二介质层和第三材料层为掩膜进行对硬质掩膜层进行刻蚀量为第一高度值的第三次刻蚀，这样就能使硬质掩膜层的顶部表面平坦，而且由于第三次刻蚀的刻蚀量得到了精确控制故能使硬质掩膜层的顶部表面位置得到精确控制，所以本发明能对形成于具有CMP负载效应的顶层多晶硅的顶部表面上的硬质掩膜层的顶部表面进行平坦化且能精确控制硬质掩膜层的顶部表面的位置。
由于，本发明的第一次回刻和第二次回刻都是利用各膜层之间具有高的刻蚀选择比实现，第一次回刻和第二次回刻完成后剩余的第二介质层和第三材料层会自对准位于第二凹槽中，第三次刻蚀则直接采用剩余的第二介质层和第三材料层作为掩膜，故不需要额外进行光刻工艺来定义，所以本发明不需要增长光罩，具有成本低的优点。
另外，本发明并不需要通过增加硬质掩膜层的生长厚度来降低第二台阶结构的高度，也能降低生产成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1B是现有具有多晶硅CMP负载效应的硬质掩膜层的表面平坦化方法的各步骤中的器件结构示意图；
图2是本发明实施例多晶硅CMP负载的改善方法的流程图；
图3A-图3F是本发明实施例多晶硅CMP负载的改善方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例多晶硅CMP负载的改善方法的流程图；如图3A至图3F所示，是本发明实施例多晶硅CMP负载的改善方法的各步骤中的器件结构示意图；本发明实施例多晶硅CMP负载的改善方法包括如下步骤：
步骤一、如图3A所示，提供完成顶层多晶硅204生长和CMP的半导体衬底201，所述CMP负载效应是所述顶层多晶硅204的顶部表面不平坦且在第一区域中具有较高的第一表面以及在第二区域中具有较低的第二表面，所述第一表面和所述第二表面之间形成有第一台阶结构，所述第二表面和两侧的所述第一台阶结构组成第一凹槽301。
本发明实施例中，所述半导体衬底201包括硅衬底。
所述顶层多晶硅204用于形成半浮栅器件的多晶硅控制栅。
所述第一区域为有源区201a，所述第二区域为浅沟槽隔离202的形成区域，所述有源区201a由位于所述浅沟槽隔离202之间的所述半导体衬底201组成。
在所述第一区域中，所述顶层多晶硅204的底部还形成有底部多晶硅203，所述底部多晶硅203用于形成多晶硅半浮栅。
所述顶层多晶硅204和所述底部多晶硅203之间隔离有控制栅介质层205，在所述顶层多晶硅204和所述浅沟槽隔离202之间也隔离有控制栅介质层205。
所述多晶硅半浮栅和所述半导体衬底201之间隔离有浮栅介质层，所述浮栅介质层的部分区域中形成有开口使所述多晶硅半浮栅直接和所述半导体衬底201接触形成PN结。在进行写入或编程时，存储电荷如电子通过穿过所述PN结进出所述多晶硅半浮栅。在所述半导体衬底201上形成有器件的沟道区、源区和轻掺杂源漏区和漏区。
在一些较佳实施例中，所述控制栅介质层205的材料包括高介电常数层。
步骤二、如图3A所示，在所述顶层多晶硅204的表面形成硬质掩膜层206，在所述硬质掩膜层206的顶部表面形成有由所述第一台阶结构转移形成的第二台阶结构以及由所述第一凹槽301转移形成的第二凹槽302。
本发明实施例中，所述硬质掩膜层206由第四氮化硅层206a和第五氧化层206b叠加而成。
所述第五氧化层206b的厚度大于所述第四氮化硅层206a的厚度；所述第五氧化层206b的较低的顶部表面高于所述第四氮化硅层206a的较高的顶部表面。
步骤三、如图3B所示，在所述硬质掩膜层206的顶部表面形成第二介质层207，所述第二介质层207的材料满足能和所述硬质掩膜层206进行选择性刻蚀，所述第二介质层207未将所述第二凹槽302完全填充。
本发明实施例中，所述第二介质层207的材料为氮化硅。在一些实施例中，采用PVD工艺形成所述第二介质层207。
步骤四、如图3B所示，采用涂布工艺在所述第二介质层207的表面形成第三材料层208，利用所述第三材料层208在所述涂布工艺中的流动性将所述第二凹槽302完全填充以及使所述第三材料层208的顶部表面为平坦表面；所述第三材料层208的材料满足能和所述第二介质层207进行选择性刻蚀。
本发明实施例中，所述第三材料层208的材料为碳涂层。
步骤五、如图3C所示，对所述第三材料层208进行以所述第二介质层207为停止层的第一次回刻。
本发明实施例中，所述第一次回刻采用干法刻蚀。由图3C所示可知，由于所述第一次回刻是以所述第二介质层207为停止层，故所述第一次回刻完成后，所述第二凹槽302外部的所述第三材料层208都被去除，所述第二凹槽302中的所述第三材料层208的顶部表面和所述第二凹槽302外的所述第二介质层207的顶部表面相平。
步骤六、如图3D所示，对所述第二介质层207进行以所述硬质掩膜层206为停止层的第二次回刻。
本发明实施例中，所述第二次回刻采用干法刻蚀。
由图3D所示可知，由于所述第二次回刻是以所述硬质掩膜层206为停止层，故所述第二次回刻完成后，所述第二凹槽302外部的所述第二介质层207都被去除，所述第二凹槽302中的所述第二介质层207的顶部表面和所述第二凹槽302外的所述硬质掩膜层206的顶部表面相平。所述第三材料层208和所述第二介质层207都位于所述第二凹槽302中，所述第三材料层208的顶部表面能高于等于所述第二介质层207的顶部表面。
步骤七、测量位于所述第二凹槽302侧面的所述第二介质层207的高度并得到第一高度值。
步骤八、如图3E所示，以剩余的所述第二介质层207和所述第三材料层208为掩膜对所述硬质掩膜层206进行第三次刻蚀，所述第三次刻蚀的刻蚀量等于所述第一高度值。
由于所述第三次刻蚀的刻蚀量是通过精确控制的，故能使所述硬质掩膜层206的顶部表面位置得到精确控制。
本发明实施例中，所述第三次刻蚀仅对所述第五氧化层206b进行刻蚀。
本发明实施例中，所述第三次回刻采用干法刻蚀。
步骤九、如图3F所示，去除剩余的所述第二介质层207和所述第三材料层208，使所述硬质掩膜层206的顶部表面都暴露且平坦。
本发明实施例中，采用湿法刻蚀去除所述第二介质层207和所述第三材料层208。
还包括：
光刻定义出所述半浮栅器件的栅极结构的形成区域。由于图3F中，所述硬质掩膜层206已经被平坦化，故所述半浮栅器件的栅极结构的光刻工艺的精度会提升。
依次对所述顶层多晶硅204、所述控制栅介质层205、所述底层多晶硅和所述浮栅介质层进行刻蚀形成所述半浮栅器件的栅极结构。
本发明实施例方法，能很好的应用于28nm以下的工艺节点semi-floating-gate的制造工艺中，本发明实施例方法能采用如下具体参数：
所述第一台阶结构的高度大于等于
Figure BDA0003755630740000081
所述第二台阶结构的高度大于所述第一台阶结构的高度。
所述第二介质层207的厚度小于等于
Figure BDA0003755630740000082
所述第三材料层208的厚度大于等于
Figure BDA0003755630740000083
本发明实施例在具有由CMP负载效应形成的第一台阶结构的顶层多晶硅204的顶部表面形成硬质掩膜层206之后，并不是直接采用CMP工艺对硬质掩膜层206进行平坦化，从而能避免有CMP工艺所产生的碟形缺陷。
本发明实施例是通过增加形成第二介质层207以及具有良好填充沟槽性能的第三材料层208，利用第三材料层208和第二介质层207之间以及第二介质层207和硬质掩膜层206之间的具有高选择比的特性，依次进行回刻使第二介质层207和第三材料层208仅保留在硬质掩膜层206的第二凹槽302中且使第二介质层207的顶部表面和第二凹槽302外的硬质掩膜层206顶部表面相平；之后，测量第二介质层207位于第二凹槽302的侧面的第一高度值并以保留的第二介质层207和第三材料层208为掩膜进行对硬质掩膜层206进行刻蚀量为第一高度值的第三次刻蚀，这样就能使硬质掩膜层206的顶部表面平坦，而且由于第三次刻蚀的刻蚀量得到了精确控制故能使硬质掩膜层206的顶部表面位置得到精确控制，所以本发明能对形成于具有CMP负载效应的顶层多晶硅204的顶部表面上的硬质掩膜层206的顶部表面进行平坦化且能精确控制硬质掩膜层206的顶部表面的位置。
由于，本发明实施例的第一次回刻和第二次回刻都是利用各膜层之间具有高的刻蚀选择比实现，第一次回刻和第二次回刻完成后剩余的第二介质层207和第三材料层208会自对准位于第二凹槽302中，第三次刻蚀则直接采用剩余的第二介质层207和第三材料层208作为掩膜，故不需要额外进行光刻工艺来定义，所以本发明实施例不需要增长光罩，具有成本低的优点。
另外，本发明实施例并不需要通过增加硬质掩膜层206的生长厚度来降低第二台阶结构的高度，也能降低生产成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种多晶硅CMP负载的改善方法，其特征在于，包括如下步骤：
步骤一、提供完成顶层多晶硅生长和CMP的半导体衬底，所述CMP负载效应是所述顶层多晶硅的顶部表面不平坦且在第一区域中具有较高的第一表面以及在第二区域中具有较低的第二表面，所述第一表面和所述第二表面之间形成有第一台阶结构，所述第二表面和两侧的所述第一台阶结构组成第一凹槽；
步骤二、在所述顶层多晶硅的表面形成硬质掩膜层，在所述硬质掩膜层的顶部表面形成有由所述第一台阶结构转移形成的第二台阶结构以及由所述第一凹槽转移形成的第二凹槽；
步骤三、在所述硬质掩膜层的顶部表面形成第二介质层，所述第二介质层的材料满足能和所述硬质掩膜层进行选择性刻蚀，所述第二介质层未将所述第二凹槽完全填充；
步骤四、采用涂布工艺在所述第二介质层的表面形成第三材料层，利用所述第三材料层在所述涂布工艺中的流动性将所述第二凹槽完全填充以及使所述第三材料层的顶部表面为平坦表面；所述第三材料层的材料满足能和所述第二介质层进行选择性刻蚀；
步骤五、对所述第三材料层进行以所述第二介质层为停止层的第一次回刻；
步骤六、对所述第二介质层进行以所述硬质掩膜层为停止层的第二次回刻；
步骤七、测量位于所述第二凹槽侧面的所述第二介质层的高度并得到第一高度值；
步骤八、以剩余的所述第二介质层和所述第三材料层为掩膜对所述硬质掩膜层进行第三次刻蚀，所述第三次刻蚀的刻蚀量等于所述第一高度值；
步骤九、去除剩余的所述第二介质层和所述第三材料层，使所述硬质掩膜层的顶部表面都暴露且平坦。
2.如权利要求1所述的多晶硅CMP负载的改善方法，其特征在于：步骤一中，所述半导体衬底包括硅衬底。
3.如权利要求2所述的多晶硅CMP负载的改善方法，其特征在于：步骤二中，所述硬质掩膜层由第四氮化硅层和第五氧化层叠加而成；
所述第五氧化层的厚度大于所述第四氮化硅层的厚度；所述第五氧化层的较低的顶部表面高于所述第四氮化硅层的较高的顶部表面，步骤八中，所述第三次刻蚀仅对所述第五氧化层进行刻蚀。
4.如权利要求3所述的多晶硅CMP负载的改善方法，其特征在于：步骤三中，所述第二介质层的材料为氮化硅。
5.如权利要求4所述的多晶硅CMP负载的改善方法，其特征在于：步骤四中，所述第三材料层的材料为碳涂层。
6.如权利要求5所述的多晶硅CMP负载的改善方法，其特征在于：所述第一次回刻采用干法刻蚀。
7.如权利要求4所述的多晶硅CMP负载的改善方法，其特征在于：所述第二次回刻采用干法刻蚀。
8.如权利要求3所述的多晶硅CMP负载的改善方法，其特征在于：所述第三次回刻采用干法刻蚀。
9.如权利要求5所述的多晶硅CMP负载的改善方法，其特征在于：步骤九中，采用湿法刻蚀去除所述第二介质层和所述第三材料层。
10.如权利要求5所述的多晶硅CMP负载的改善方法，其特征在于：步骤一中，所述顶层多晶硅用于形成半浮栅器件的多晶硅控制栅；
所述第一区域为有源区，所述第二区域为浅沟槽隔离的形成区域，所述有源区由位于所述浅沟槽隔离之间的所述半导体衬底组成；
在所述第一区域中，所述顶层多晶硅的底部还形成有底部多晶硅，所述底部多晶硅用于形成多晶硅半浮栅；
所述顶层多晶硅和所述底部多晶硅之间隔离有控制栅介质层，在所述顶层多晶硅和所述浅沟槽隔离之间也隔离有控制栅介质层；
所述多晶硅半浮栅和所述半导体衬底之间隔离有浮栅介质层，所述浮栅介质层的部分区域中形成有开口使所述多晶硅半浮栅直接和所述半导体衬底接触形成PN结。
11.如权利要求10所述的多晶硅CMP负载的改善方法，其特征在于：所述第一台阶结构的高度大于等于
Figure FDA0003755630730000021
12.如权利要求11所述的多晶硅CMP负载的改善方法，其特征在于：所述第二台阶结构的高度大于所述第一台阶结构的高度。
13.如权利要求12所述的多晶硅CMP负载的改善方法，其特征在于：所述第二介质层的厚度小于等于
Figure FDA0003755630730000031
14.如权利要求13所述的多晶硅CMP负载的改善方法，其特征在于：所述第三材料层的厚度大于等于
Figure FDA0003755630730000032
15.如权利要求10所述的多晶硅CMP负载的改善方法，其特征在于，还包括：
光刻定义出所述半浮栅器件的栅极结构的形成区域；
依次对所述顶层多晶硅、所述控制栅介质层、所述底层多晶硅和所述浮栅介质层进行刻蚀形成所述半浮栅器件的栅极结构。
16.如权利要求4所述的多晶硅CMP负载的改善方法，其特征在于：步骤三中采用PVD工艺形成所述第二介质层。
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