KR20070044284A - 화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조방법 - Google Patents

화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조방법 Download PDF

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Abstract

화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조 방법 이 방법은 정상 연마 영역 및 과연마 발생영역을 포함하는 반도체 기판 상에 연마 대상막을 형성하고, 상기 과연마 발생영역의 연마 대상막 상에 과연마 방지막을 형성하는 것을 포함한다. 상기 과연마 방지막을 이용하여 과연마를 억제하며 상기 연마 대상막을 연마한다. 본 발명에 따르면 과연마 방지막을 과연마가 발생되는 영역에 형성하여 화학기계적 연마 공정에서 패턴 밀도가 낮고 패턴의 크기가 큰 영역에서 과연마가 발생하는 것을 억제한다.
화학기계적 연마, 과연마, 과연마 방지막

Description

화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조 방법{METHOD OF CMP AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE USING THE SAME}
도 1 내지 도 3은 종래기술에 따른 화학기계적 연마 방법의 문제점을 설명하기 위한 단면도들.
도 4 내지 도 11은 본 발명을 설명하기 위한 단면도들.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더 구체적으로는 기판의 평탄화 및 패턴 형성에 이용되는 화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 방법에 이용되는 화학기계적 연마 방법은 기판 상에 형성된 연마 대상막을 연마하여 반도체 기판 상에 평탄한 물질막을 형성하거나, 둘 이상의 물질의 연마속도 차이를 이용하여 다마신 기법으로 패턴을 형성하는데 사용되는 기술이다.
화학기계적 연마 공정은 연마 대상물질에 대하여 적절한 슬러리를 공급하여 연마 대상막을 연마하는데, 연마 대상막의 점유면적 및 연마 대상막 잔존 영역의 패턴 밀도에 따라 연마되는 양상이 달라진다.
도 1에 도시된 것과 같이, 폭이 좁고 밀도가 높은 제 1 패턴(12)과 폭이 넓고 밀도가 낮은 제 2 패턴(14)이 형성된 반도체 기판에서, 상기 제 1 패턴(12)와 상기 제 2 패턴(14)을 채우며 상부면이 평탄화된 결과물 패턴을 형성하는데 화학기계적 연마 공정이 적용될 수 있다. 결과물 패턴을 형성하기 위하여 제 1 패턴(12) 및 제 2 패턴(14)가 형성된 반도체 기판 상에 연마 대상막(16)을 형성한다.
도 2에 도시된 것과 같이, 상기 반도체 기판(10)에 비해 상기 연마 대상막(16)에 대한 연마 속도가 빠른 슬러리를 이용하여 상기 연마 대상막(16)을 여마하여 상기 제 1 패턴(12) 및 상기 제 2 패턴(14)에 각각 채워진 제 3 패턴(16a) 및 제 4 패턴(16b)을 형성한다. 화학기계적 연마 공정의 목적에 따르면 상기 제 3 패턴(16a)과 상기 제 4 패턴(16b)의 상부면은 상기 반도체 기판(10)의 상부면에 정렬되어 평탄한 것이 요구된다. 그러나, 도시된 것과 같이 연마 면적의 영역별 차이로 인하여 결과물 패턴의 패턴 밀도가 낮거나 면적이 넓은 영역에서 연마 대상막이 과도하게 연마(over-polished)되어 상기 제 4 패턴(16b)의 상부면이 다른 영역보다 낮은 과연마(dishing)이 발생한다.
도 3을 참조하면, 후속 공정에서 상기 제 3 패턴(16a) 및 상기 제 4 패턴(16b)의 일부가 제거되어 기판(10)이 노출될 때, 패턴 밀도가 낮거나 면적이 넓은 영역의 과연마로 인해 상기 제 4 패턴(16b) 하부의 기판(18)이 과식각되어 손상되는 문제가 있다. 반면 상기 제 4 패턴(16b) 하부의 기판(18)이 노출되는 시점까지 상기 제 3 패턴(16a) 및 상기 제 4 패턴(16b)을 식각하는 경우, 상기 제 3 패 턴(16a)이 완전히 식각되지 않아 그 하부의 기판이 노출되지 않는 문제가 있다.
예컨대, 면적이 넓은 영역이 면적이 좁은 디바이스 영역의 공정을 모니터링하기 패턴인 경우, 면적이 넓은 모니터링 패턴의 과연마로 인하여 디바이스 영역의 결과를 정확하게 판단할 수 없는 문제가 발생할 수 있다. 또한, 면적이 넓은 영역과 면적이 좁은 영역이 디바이스 영역 내에 포함되는 경우에는 이들 두 영역의 공정 결과가 달라져 어느 한 영역에 물질이 잔존하거나 과식각되는 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기 종래기술의 문제점을 해결하기 위하여 과연마 발생이 억제된 화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 과연마의 발생이 예상되는 영역에 과연마를 억제할 수 있는 억제 수단을 포함하는 화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 과연마 발생이 예상되는 영역의 연마 대상막 상에 과연마 방지막을 형성하여, 연마 대상막의 과연마를 억제할 수 있는 화학기계적 연마 방법을 제공한다. 이 방법은 정상 연마 영역 및 과연마 발생영역을 포함하는 반도체 기판 상에 연마 대상막을 형성하고, 상기 과연마 발생영역의 연마 대상막 상에 과연마 방지막을 형성하는 것을 포함한다. 상기 과연마 방지막을 이용하여 과연마를 억제하며 상기 연마 대상막을 연마한다.
본 발명의 일 실시 양태에서 상기 과연마 방지막이 형성된 기판의 전면에 추가 연마 대상막을 더 형성하고, 상기 추가 연마 대상막 및 상기 연마 대상막을 연마하여 결과물을 얻는다. 상기 과연마 방지막은 상기 추가 연마 대상막이 연마되어 상기 과연마 영역의 연마 대상막이 노출되기 전에 연마를 억제하여 상기 연마 대상막의 연마를 억제한다.
상기 연마 대상막이 연마되어 형성되는 결과물의 패턴 밀도가 낮은 영역, 그리고 노출면적이 큰 패턴이 형성되는 영역에서 연마 대상막의 과연마가 발생하기 때문에 상기 과연마 방지막은 연마 대상막으로 이루어진 결과물의 패턴밀도가 낮거나 노출면적이 큰 패턴이 형성된 영역에 형성하는 것이 바람직하다.
상기 과연마 방지막은 상기 연마 대상막보다 느린 연마 속도를 가지는 물질로 형성한다. 상기 과연마 방지막은 연마 대상막이 원하는 두께만큼 연마된 이후에 상기 연마 대상막 상에 남아 있을 수도 있고, 상기 과연마 영역의 연마 대상막 연마를 억제하면서 완전히 제거될 수도 있다. 남아 있는 과연마 방지막은 연마 공정이 완료된 이후에 제거한다.
본 발명의 화학기계적 연마 방법을 이용하면 연마 대상막의 과연마가 억제되어 패턴 밀도에 영향을 받지 않고 균일한 두께의 패턴을 형성할 수 있을 뿐만 아니라, 디바이스 영역에 형성되는 패턴에 비해 크게 형성되며 디바이스 영역의 공정 상태를 간접적으로 판단하는데 사용되는 공정 모니터링 패턴에서 공정 상태를 정확하게 모니터링할 수 있다.
본 발명은 연마 대상막의 과연마를 억제할 수 있는 화학기계적 연마 방법을 이용하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 소자분리막을 형성하여 면적이 작은 제 1 활성영역과 면적이 큰 제 2 활성영역을 획정하고, 상기 활성영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 기판의 전면에 게이트 도전막을 형성하는 것을 포함한다. 상기 제 2 활성영역의 게이트 도전막 상에 과연마 방지막을 형성한다. 상기 과연마 방지막은 상기 게이트 도전막보다 연마 속도가 느린 물질로 형성한다. 상기 과연마 방지막을 이용하여 과연마를 억제하며 상기 게이트 도전막을 연마하여 상기 제 1 활성영역과 상기 제 2 활성영역에 각각 상기 소자분리막에 정렬된 제 1 도전막 패턴 및 제 2 도전막 패턴을 형성한다.
본 발명의 일 실시양태에서 상기 과연마 방지막이 형성된 기판의 전면에 추가 게이트 도전막을 형성하는 단계를 더 포함할 수 있다. 상기 과연마 방지막이 하부의 게이트 도전막이 과연마 되는 것을 억제며, 상기 추가 게이트 도전막 및 상기 게이트 도전막을 연마한다. 상기 소자분리막이 노출될 때까지 상기 추가 게이트 도전막 및 상기 게이트 도전막이 연마되어 상기 제 1 활성영역과 상기 제 2 활성영역에 각각 상기 소자분리막에 정렬된 제 1 도전막 패턴 및 제 2 도전막 패턴이 형성된다.
본 발명에서 상기 제 1 도전막 패턴은 패턴 밀도가 높은 제 1 게이트 패턴을 형성하기 위한 패턴일 수 있고, 상기 제 2 도전막 패턴은 패턴 밀도가 낮은 제 2 게이트 패턴을 형성하기 위한 패턴이거나, 제 1 게이트 패턴을 형성하는 공정을 모 니터링하기 위한 모니터링 패턴일 수 있다.
예컨대, 상기 제 1 도전막 패턴 및 상기 제 2 도전막 패턴은 게이트 패턴 형성 단계에서 패터닝되어 각각 제 1 게이트 패턴 및 제 2 게이트 패턴을 구성할 수 있다. 다른 예로, 상기 제 1 도전막 패턴은 게이트 패턴 형성 단계에서 패터닝되어 제 1 게이트 패턴을 형성하고, 상기 제 2 도전막 패턴은 게이트 패턴 형성 단계에서 상기 제 1 도전막 패턴의 일부분과 함께 제거된다. 상기 제 2 도전막 패턴이 제거된 영역에서 기판 상의 산화막 두께를 측정함으로써 제 1 게이트 패턴을 형성하기 위하여 제거된 제 1 도전막 패턴 하부의 산화막 두께를 간접적으로 모니터링할 수 있다.
본 발명에서는 과연마로 인한 제 2 도전막 패턴의 두께 감소를 억제하여 제 1 도전막 패턴이 제거된 영역의 산화막 두께는 상기 제 2 도전막 패턴이 제거된 영역의 산화막 두께와 거의 일치할 수 있다. 상기 과연마 방지막에 의해 연마 대상막의 연마가 억제되어 상기 제 2 도전막 패턴의 두께는 최초 형성된 연마 대상막의 두께와 거의 일치한다. 상기 연마 대상막이 형성된 상태에서 상기 연마 대상막의 두께가 영역별로 다르더라도, 연마가 완료된 이후 상기 제 1 도전막 패턴과 상기 제 2 도전막 패턴의 두께는 예측이 가능하다. 따라서, 제 1 도전막 패턴과 제 2 도전전막 패턴의 두께가 다르더라도, 그 두께 차이는 고려하여 제 1 도전막 패턴이 제거된 영역의 산화막 두께를 모니터링할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4 내지 도 11은 본 발명이 적용된 실시예로서 플래시 메모리의 부유 게이트 패턴을 형성 방법을 나타낸 공정 단면도들이다.
도 4를 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 복수개의 활성영역을 한정한다. 반도체 기판(50)은 형성 밀도가 높고 영역의 면적이 작은 복수개의 활성영역들이 형성되는 셀 어레이 영역(A 영역)과 활성영역의 형성 밀도가 낮고 활성영역의 면적이 넓은 주변회로 영역 및 모니터링 패턴 영역(B 영역)으로 구분될 수 있다.
자기정렬소자분리구조는 소자분리막에 측벽이 정렬된 부유게이트 패턴을 형성하는 기술이다. 상기 자기정렬 소자분리 구조를 형성하기 위하여 상기 소자분리막(52)은 상기 반도체 기판으로부터 돌출되어 있다.
도 5를 참조하면, 상기 활성영역들 상에 게이트 절연막(54)을 형성한다. 이 때, 패턴 밀도가 높은 셀 어레이 영역(A 영역)의 게이트 절연막(54)는 전하의 터널링이 이루어지는 터널 절연막이고, 패턴 밀도가 낮은 주변 영역 및 모니터링 패턴 영역(B 영역)에는 터널 절연막보다 두꺼운 게이트 절연막(54)이 형성될 수도 있다. 상기 B 영역이 모니터링 패턴 영역인 경우에는 셀 어레이 영역의 공정 결과가 모니터링 될 수 있도록 터널 절연막과 동일한 두께의 동일한 게이트 절연막을 형성할 수도 있다.
상기 게이트 절연막(54)가 형성된 반도체 기판의 전면에 상기 소자분리막들(52)의 높이까지 채워진 게이트 도전막을 형성한다. 상기 소자분리막들(52)이 기판보다 높이 솟아오른 부분은 상부로 갈 수록 그 폭이 커져서, 그 측벽에 경사를 가질 수 있다. 이 경우 소자분리막에 의해 가리워지는 활성영역의 가장자리에 게이트 도전막이 채워지지 않을 수 있기 때문에 두꺼운 게이트 도전막을 한번에 형성하는 것은 바람직하지 않다. 따라서, 상기 게이트 도전막은 제 1 게이트 도전막(56)과 제 2 게이트 도전막(58)로 이루어질 수 있다. 상기 제 1 게이트 도전막(56)은 상기 게이트 절연막(54)가 형성된 기판의 전면에 도전막을 형성하고 에치백 등의 방법으로 일부분을 제거하여 소자분리막들(52)의 경사에 의해 가리워진 부분을 채우고, 상기 소자분리막들의 높이까지 채워지도록 상기 제 2 게이트 도전막(58)을 두껍게 형성한다. 상기 게이트 도전막은 하부 기판의 굴곡을 따라 형성되기 때문에 활성영역의 면적이 넓은 영역에서 소자분리막들의 높이까지 채워지도록 상기 게이트 도전막을 형성하는 것이 바람직하다.
도 6을 참조하면, 상기 게이트 도전막이 형성된 기판의 전면에 상기 게이트 도전막보다 연마 속도가 느린 절연막(60)을 형성하고, 상기 절연막(60) 상에 포토레지스트 패턴(62)을 형성한다. 상기 포토레지스트 패턴(62)는 상기 게이트 도전막 이 과연마 될 수 있는 부분을 덮도록 형성한다. 예컨대, 상기 포토레지스트 패턴(62)은 활성영역의 면적이 넓은 영역, 그리고 활성영역의 형성 밀도가 낮은 영역에 형성할 수 있다. 상기 제 1 게이트 도전막(56) 및 상기 제 2 게이트 도전막(58)은 폴리실리콘으로 형성할 수 있다. 이 경우 화학기계적 연마 공정은 폴리실리콘에 대한 연마속도가 빠른 슬러리를 이용하게 되고, 이 슬러리에 대해 연마속도가 느린 실리콘질화막과 같은 절연막(60)을 상기 폴리 실리콘 상에 형성할 수 있다.
도 7을 참조하면, 상기 포토레지스트 패턴(62)을 식각마스크로 사용하여 상기 절연막(60)을 패터닝하고 상기 포토레지스트 패턴(62)을 제거한다. 과연마가 발생될 수 있는 영역, 예컨대 활성영역의 면적이 넓은 영역, 그리고 활성영역의 형성 밀도가 낮은 영역 상에 과연마 방지막(60a)가 형성된다.
도 8을 참조하면, 상기 과연마 방지막(60a)가 형성된 기판의 전면에 추가 게이트 도전막(64)을 형성한다. 상기 추가 게이트 도전막(64)은 상기 게이트 도전막의 굴곡이 완화하는 역할을 한다. 상기 추가 게이트 도전막(64)은 형성하거나 형성하지 않을 수도 있다.
도 9를 참조하면, 상기 소자분리막(52)이 노출되도록 상기 추가 게이트 도전막(64)과 상기 제 1 및 제 2 게이트 도전막(56, 58)을 연마하여 제 1 도전막 패턴(58a)과 제 2 도전막 패턴(58b)을 형성한다. 이 때, 과연마될 수 있는 영역의 제 2 게이트 도전막(58) 상에는 과연마 방지막(60a)가 형성되어 있어 그 하부의 게이트 도전막의 연마를 억제하여 과연마를 방지한다. 상기 제 2 도전막 패턴(58b)이 공정을 모니터링하기 위한 패턴이라면, 상기 과연마 방지막(60a) 하부의 상기 제 2 게 이트 도전막(58)의 두께는 연마 이전에 미리 측정해둘 수 있다.
도 10을 참조하면, 잔존한 과연마 방지막(60a)을 제거한다. 결과적으로, 패턴 밀도가 낮은 셀 어레이 영역(A 영역)에는 제 1 게이트 도전막 및 제 2 게이트 도전막으로 이루어진 부유게이트 패턴(70a)이 형성되고, 패턴 밀도가 높고 패턴이 큰 주변회로 영역 및 모니터링 영역(B 영역)에는 제 1 게이트 도전막 및 제 2 게이트 도전막으로 이루어진 게이트 패턴 또는 모니터링 패턴(70b)이 형성된다.
도 11을 참조하면, 게이트간 절연막 및 제어게이트 도전막을 형성하고 패터닝하는 등, 통상의 제조공정을 사용하여 상기 부유 게이트 패턴(70a)을 패터닝하여 부유 게이트(도시 안함)을 형성한다. 이 때, 주변회로 영역의 게이트 패턴도 패터닝되어 주변회로 게이트 패턴(도시 안함)이 형성되고, 모니터링 영역의 모니터링 패턴도 제거된다. 상기 게이트 패턴 또는 모니터링 패턴(70b)은 상기 부유 게이트 패턴(70a)의 두께와 거의 일치하는 두께를 가지기 때문에 부유 게이트와 게이트 패턴을 형성하였을 때, 식각되는 두께의 차이로 인한 과식각 또는 식각부족이 일어나지 않는다. 또한, 모니터링 패턴이 제거된 제 2 활성영역(14)은 부유 게이트를 형성하기 위해 식각된 부유 게이트 패턴(70a) 하부의 제 1 활성영역(12)의 상태와 거의 일치하여, 모니터링 영역의 기판을 검사함으로써 디바이스 영역 내의 기판 상태를 간접적으로 모니터링 할 수 있다.
상술한 바와 같이 본 발명에 따르면, 과연마 방지막을 과연마가 발생되는 영역에 형성하여 화학기계적 연마 공정에서 패턴 밀도가 낮고 패턴의 크기가 큰 영역 에서 과연마가 발생하는 것을 억제한다.
본 발명에 따르면 셀 어레이에 비해 크기가 크고 형성밀도가 낮은 모니터링 패턴에서 과연마 발생을 억제하여 화학기계적 연마 공정으로 형성된 패턴을 제거하는 공정에서 모니터링 패턴을 이용하여 셀 어레이 영역의 공정 상태를 더욱 정확하게 모니터링할 수 있다.
또한, 본 발명에 따르면, 패턴 밀도가 다른 셀 어레이 영역 및 주변회로 영역에도 거의 두께가 일치하는 패턴을 형성할 수 있기 때문에, 후속의 게이트 형성 공정에서 셀 어레이 영역의 식각 부족 또는 주변회로 영역의 과식각 등 공정 불량을 억제할 수 있다.

Claims (15)

  1. 정상 연마 영역 및 과연마 발생영역을 포함하는 반도체 기판 상에 연마 대상막을 형성하는 단계;
    상기 과연마 발생영역의 연마 대상막 상에 과연마 방지막을 형성하는 단계; 및
    상기 과연마 방지막을 이용하여 과연마를 억제하며 상기 연마 대상막을 연마하는 단계를 포함하는 화학기계적 연마 방법.
  2. 청구항 1에 있어서,
    상기 과연마 방지막이 형성된 기판의 전면에 추가 연마 대상막을 형성하는 단계를 더 포함하고,
    상기 과연마 방지막을 이용하여 과연마를 억제하며 상기 추가 연마 대상막 및 상기 연마 대상막을 연마하는 것을 특징으로 하는 화학기계적 연마 방법.
  3. 청구항 1에 있어서,
    상기 과연마 방지막은 상기 연마 대상막보다 연마속도가 느린 물질인 것을 특징으로 하는 화학기계적 연마 방법.
  4. 청구항 1에 있어서,
    상기 반도체 기판은 상기 연마 대상막의 연마후 상기 연마 대상막으로 이루어진 패턴의 밀도가 높은 제 1 영역과 상기 연마 대상막으로 이루어진 패턴의 밀도가 낮은 제 2 영역을 포함하되,
    상기 과연마 방지막은 상기 제 2 영역의 연마 대상막 상에 형성하는 것을 특징으로 하는 화학기계적 연마 방법.
  5. 청구항 4에 있어서,
    상기 연마 대상막으로 이루어진 패턴은 상기 제 1 영역에서는 노출면적이 작은 패턴이고, 상기 제 2 영역에서는 노출면적이 큰 패턴인 것을 특징으로 하는 화학기계적 연마 방법.
  6. 청구항 1에 있어서,
    상기 연마 대상막을 연마한 후 상기 과연마 방지막을 제거하는 것을 특징으로 하는 화학기계적 연마 방법.
  7. 기판 상에 소자분리막을 형성하여 면적이 작은 제 1 활성영역과 면적이 큰 제 2 활성영역을 획정하는 단계;
    상기 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 기판의 전면에 게이트 도전막을 형성하는 단계;
    상기 제 2 활성영역의 게이트 도전막 상에 과연마 방지막을 형성하는 단계;
    상기 과연마 방지막을 이용하여 과연마를 억제하며 상기 게이트 도전막을 연마하여 상기 제 1 활성영역과 상기 제 2 활성영역에 각각 상기 소자분리막에 정렬된 제 1 도전막 패턴 및 제 2 도전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 청구항 7에 있어서,
    상기 과연마 방지막이 형성된 기판의 전면에 추가 게이트 도전막을 형성하는 단계를 더 포함하되,
    상기 과연마 방지막을 이용하여 과연마를 억제하며 상기 추가 게이트 도전막 및 상기 게이트 도전막을 연마하여 상기 제 1 활성영역과 상기 제 2 활성영역에 각각 상기 소자분리막에 정렬된 제 1 도전막 패턴 및 제 2 도전막 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 청구항 7에 있어서,
    상기 게이트 도전막을 연마한 후 상기 제 2 활성영역 상에 잔존한 과연마 방지막을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 청구항 7에 있어서,
    상기 제 1 도전막 패턴을 패터닝하여 게이트 패턴을 형성함과 동시에 상기 제 2 도전막 패턴을 제거하는 단계를 더 포함하는 반도체 장치의 제조방법.
  11. 청구항 10에 있어서,
    상기 제 2 도전막 패턴을 제거하고 상기 제 2 활성영역 상의 게이트 절연막 두께를 측정하여, 상기 제 1 도전막 패턴의 패터닝으로 인한 제 1 활성영역의 손상을 모니터링하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 청구항 7에 있어서,
    상기 제 1 도전막 패턴 및 제 2 도전막 패턴을 패터닝하여 상기 제 1 활성영역 및 상기 제 2 활성영역 상에 각각 제 1 게이트 패턴 및 제 2 게이트 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  13. 청구항 7에 있어서,
    상기 제 1 활성영역의 패턴 밀도는 상기 제 2 활성영역의 패턴 밀도보다 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 청구항 7에 있어서,
    상기 과식각 방지막은 상기 게이트 도전막보다 연마 속도가 느린 물질인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 청구항 14에 있어서,
    상기 과식각 방지막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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