KR20080015307A - 반도체 제조 공정의 평탄화 방법 - Google Patents

Abstract

희생막을 이용하는 평탄화 방법을 제공한다. 이 방법은 반도체 기판 상에 표면 굴곡을 가지는 대상막을 형성하고, 상기 대상막 상에 상기 표면 굴곡을 평탄화하는 희생막을 형성하는 것을 포함한다. 상기 희생막 및 상기 대상막을 화학기계적연마하여 상기 대상막의 표면을 평탄화한다. 대상막 상에 희생막을 형성하여 평탄도를 향상시킴과 동시에 상기 대상막과 같거나 유사한 연마속도를 가지는 물질을 희생막으로 형성함으로써 상기 대상막을 평탄화하는 동안 디슁현상이 일어나는 것을 막을 수 있다.

CMP, 정렬키, 디슁

Description

반도체 제조 공정의 평탄화 방법{PLANARIGATION METHOD INTEGRATED IN PROCESS FOR FABRICATING SEMICONDUCTOR}

도 1 및 도 2는 종래기술에 따른 평탄화 공정을 설명하기 위한 도면.

도 3 및 도 4는 본 발명의 제 1 실시예에 따른 평탄화 공정을 설명하기 위한 도면.

도 5 내지 도 9는 본 발명의 제 2 실시예에 따른 평탄화 공정을 설명하기 위한 도면.

본 발명은 반도체 제조 공정에 관한 것으로서, 더 구체적으로는 반도체 제조 공정에서 평탄화 방법에 관한 것이다.

반도체 장치는 반도체 기판에 다층으로 형성된 복잡한 구조물을 포함한다. 적층된 구조물은 배선을 통해 연결되어 소정의 기능을 수행하는 회로를 구성한다. 따라서, 서로 다른 층에 형성된 패턴들이 허용범위 이내에서 정확하게 정렬되는 것이 요구된다.

통상적으로 반도체 장치의 구조물들은 사진식각공정으로 패터닝되기 때문에 원하는 패턴을 형성하기 위해서는 패턴이 형성되는 층의 단차가 초점심도보다 작은 것이 바람직하다. 또한, 식각공정에서 단차로 인해 국지적인 과식각이 일어날 수 있으므로 이를 방지하기 위해서 평탄화 기술이 요구된다.

상기 평탄화 기술은 대상막의 표면 굴곡을 제거하여 평탄도를 향상하는 목적으로 사용될 뿐 아니라, 다마신 공정에서 패턴을 분리하는 목적으로도 사용될 수 있다.

화학적기계적 연마기술은 우수한 평탄도를 얻을 수 있기 때문에 여러 반도체 제조 공정에서 사용되고 있다. 그러나, 대상막 및/또는 하부 구조물의 분포 밀도 및 과도한 단차로 인해 연마된 면의 평탄도가 낮아지는 문제를 가지고 있다.

도 1 및 도 2는 종래기술에 따른 반도체 제조 공정의 평탄화 방법을 설명하기 위한 도면들이다.

도 1을 참조하면, 일반적으로 제조과정에서 반도체 장치는 기준면(11)보다 낮은 패턴(14)과 높은 패턴(12)을 포함한다. 예컨대, 상기 낮은 패턴(14)은 사진식각공정을 위한 정렬패턴 또는 중첩도 측정패턴일 수 있고, 상기 높은 패턴(12)은 기판 상에 수직 크기를 가지는 커패시터일 수 있다. 반도체 기판(10)의 전면에 대상막(16)을 형성한다. 상기 대상막(16)은 화학기계적 연마공정으로 평탄화되는 막으로써, 기판 표면 평탄화막인 경우 절연막일 수 있고, 다마신 공정에 사용되는 도전막일 수 있다.

디램의 경우, 웨이퍼 상에 복수개의 칩들이 형성되고, 상기 칩들 사이의 영역에 정렬패턴과 같은 낮은 패턴이 형성된다. 또한, 칩 영역의 셀 영역은 커패시터 와 같은 높은 패턴(12)이 형성된다. 상기 기판의 전면에 대상막(16)을 형성하여 주변영역과 셀 영역을 평탄화한다. 화학기계적연마 공정에서, 셀 영역 사이에 높은 패턴(12)이 형성되지 않은 부분은 높은 패턴(12)이 형성된 부분보다 과도하게 연마되어 디슁(dishing)이 발생될 수 있다. 특히, 낮은 패턴(14)이 형성된 부분에서는 상기 디슁 현상이 더욱 심화되어 더욱 과도하게 연마될 수 있다.

도시된 것과 같이, 높은 패턴(12) 상에 소정 두께의 대상막이 남도록 평탄화하는 경우, 높은 패턴이 형성되지 않은 리세스된 영역(18)의 대상막(16)이 과도하게 연마되어 디슁이 발생되고, 상기 낮은 패턴(14) 부근의 리세스된 영역은 더욱 더 과도하게 연마되어 상기 낮은 패턴(14)의 일부분이 제거되는 문제도 발생한다. 상기 낮은 패턴(14) 뿐만 아니라 디슁 현상은 상기 높은 패턴(12)의 가장자리에서 대상막을 과도식각하여 상기 높은 패턴(12) 또한 손상되는 원인이 될 수 있다.

따라서, 낮은 패턴(14)이 정렬패턴 또는 중첩도 측정패턴인 경우 이들 패턴이 손상될 수 있으며, 다마신 패턴(16a)인 경우 평탄도가 떨어지는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는 대상막 하부의 고저차에 관계없이 대상막을 평탄화할 수 있는 평탄화 방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 낮은 패턴이 형성된 리세스된 영역에서 상기 낮은 패턴에 의해 디슁 현상이 심화되는 것을 막을 수 있는 평탄화 방법을 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명은 희생막을 이용하는 평탄화 방법을 제공한다. 이 방법은 반도체 기판 상에 표면 굴곡을 가지는 대상막을 형성하고, 상기 대상막 상에 상기 표면 굴곡을 평탄화하는 희생막을 형성하는 것을 포함한다. 상기 희생막 및 상기 대상막을 화학기계적연마하여 상기 대상막의 표면을 평탄화한다.

본 발명에서, 상기 희생막은 상기 대상막과 연마속도는 비슷하고 식각속도는 빠른 물질로 형성할 수 있다. 화학기계적 연마에서 상기 희생막과 대상막이 동일하거나 비슷한 속도로 연마될 수 있으며, 평탄화 이후 상기 희생막을 제거할 경우 상기 대상막보다 빠른 속도로 상기 희생막을 제거할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 3 내지 도 4는 본 발명의 제 1 실시예에 따른 평탄화 방법을 설명하기 위한 도면들이다.

도 3을 참조하면, 반도체 기판(50) 상에 소정의 수직 치수를 가지는 제 1 패턴(52) 및 소정의 깊이를 가지는 제 1 홈(54)가 형성된다. 상기 제 1 패턴(52)은 디램 장치의 커패시터와 같이 주변 영역보다 높게 신장된 구조물일 수 있으며, 상기 제 1 홈(54)은 반도체 웨이퍼의 모니터링 영역에 형성된 정렬키 또는 중첩도 측정 패턴일 수 있다.

도시된 것과 같이, 상기 제 1 패턴(52)이 형성된 부분보다 상기 제 1 홈(52)이 형성된 부분의 표면이 더 낮기 때문에, 상기 기판의 전면에 형성된 대상막(56)은 상기 제 1 홈(52)이 형성된 부분에서 리세스된 영역을 형성한다.

상기 대상막(56) 상에 희생막(58)을 형성한다. 상기 희생막(58)은 상기 대상막(56)과 연마속도는 같거나 유사하며, 식각속도는 상기 대상막에 비해 빠른 것이 바람직하다. 예컨대, 상기 대상막(56)이 통상의 층간절연막으로 사용되는 실리콘 산화막인 경우, 상기 희생막(58)은 FOX, TOSZ, ACL 등의 식각속도가 빠른 산화막으로 형성할 수 있다. 상기 FOX, TOSZ, ACL 등은 BPSG, USG, IMO, HDP 등의 실리콘산화막과 연마속도는 유사하지만 빠른 식각속도를 가지며, 평탄도는 층간절연막에 사용되는 실리콘산화막보다 우수한 것이 특징이다.

도 4를 참조하면, 상기 희생막(58)을 시작으로 연마하여, 상기 대상막(56)이 노출되면 상기 대상막(56)을 상기 희생막(58)과 함께 연마한다. 원하는 두께의 대상막(56)이 상기 제 1 패턴 상부에 남을 때까지 상기 대상막(56)을 연마한다. 상기 대상막(56)의 표면 굴곡은 상기 희생막(58)에 의해 일부분 보상된다. 상기 희생막(58)은 상기 대상막(56)과 연마속도가 같거나 유사하기 때문에, 상기 제 1 패턴 상부 및 상기 리세스된 영역의 대상막이 고르게 평탄화될 수 있다.

결과적으로 상기 제 1 패턴(52) 상에 소정두께의 대상막이 잔존하면서 평탄화될 수 있다. 또한, 디슁현상이 발생되지 않기 때문에 상기 리세스된 영역의 제 1 홈(54)도 손상되지 않고, 상기 제 1 패턴(52) 가장자리 부분도 손상되지 않을 수 있다.

도 5 내지 도 9는 본 발명의 제 2 실시예에 따른 평탄화 방법을 설명하기 위한 도면들이다.

반도체 웨이퍼의 모니터링 영역에는 사진공정에서 사용되는 중첩도 측정키 및 정렬키가 구비되어 있다. 이들 사진 공정의 키들은 이미 형성된 레이어와 형성하고자 하는 레이어의 정렬을 모니터링 하기 위한 것이다. 따라서, 정렬을 모니터링 하기 위해서는 이미 형성된 레이어의 정렬키가 식별가능하여야 한다.

도 5를 참조하면, 반도체 기판(150) 상에 제 1 패턴(152)가 형성되고, 웨이퍼의 모니터링 영역에는 제 1 홈(154)로 구성된 정렬키 패턴이 형성될 수 있다. 상기 제 1 패턴(152)은 칩 영역에 높은 레벨로 형성된 패턴으로서, 예컨대 커패시터들이 형성된 디램 셀 어레이 영역일 수 있다. 웨이퍼 상의 상기 제 1 패턴(152)들 사이에 낮은 레벨의 패턴들이 형성된 리세스된 영역이 있다.

도 6을 참조하면, 상기 기판의 전면에 대상막(156)이 형성되어 상기 제 1 패턴(152) 및 상기 리세스된 영역을 덮는다. 이 때, 상기 대상막(156)은 평탄도가 우수한 물질로 형성될 수 있으나, 상기 제 1 패턴(152)의 수직 크기가 큰 경우 하부의 단차를 완전히 제거하지 못하여 상기 대상막(156) 또한 표면 굴곡을 가진다. 따 라서, 상기 대상막(156) 상부에는 리세스된 영역(157)이 있을 수 있다. 상기 제 1 홈(154) 상부에는 상기 제 1 홈(154)의 표면굴곡이 상기 대상막(156)에 전사되어 제 2 홈(154a)가 형성된다. 제 1 홈(154)으로 구성된 정렬키 패턴은 상기 대상막(156) 상에 전사되어 식별될 수 있다.

도 7을 참조하면, 상기 대상막(156)이 형성된 기판의 전면에 희생막(158)을 형성한다. 상기 대상막(156)이 통상의 층간절연막으로 사용되는 실리콘 산화막인 경우, 상기 희생막(158)은 FOX, TOSZ, ACL 등의 식각속도가 빠른 산화막으로 형성할 수 있다. 상기 FOX, TOSZ, ACL 등은 BPSG, USG, IMO, HDP 등의 실리콘산화막과 연마속도는 유사하지만 빠른 식각속도를 가지며, 평탄도는 층간절연막에 사용되는 실리콘산화막보다 우수한 것이 특징이다. 도시된 것과 같이, 상기 희생막(58)은 평탄도가 우수한 물질로 형성하여 표면 굴곡을 최대한 줄일 수 있다.

도 8을 참조하면, 상기 희생막(158)부터 연마를 시작하여, 상기 대상막(156)이 노출되면 상기 대상막(156)과 상기 희생막(158)을 함께 연마하여 평탄화한다. 이 때, 상기 대상막(156)과 상기 희생막(158)의 연마속도가 같거나 유사하다면 상기 대상막(156)의 단차로 인한 디슁현상 없이 평탄화될 수 있다.

상기 희생막(158)과 상기 대상막(156)을 연마하여 상기 제 2 홈(154a)이 노출될 때까지 연마한다. 상기 제 2 홈(154a) 내에 상기 희생막(158)의 잔여물이 채워진 상태에서 연마가 완료된다. 따라서, 상기 제 2 홈(154a)이 디슁현상에 의해 손상되지 않고 균일한 두께로 노출되어 상기 제 1 홈(154)로 구성된 정렬키 또는 중첩도 측정키 등이 식별될 수 있다.

도 9를 참조하면, 상기 제 2 홈(154a) 내에 남은 상기 희생막(158a)을 제거하여 상기 제 2 홈(154a)을 노출시킨다. 상기 희생막(158a)은 상기 대상막(156)에 비해 상대적으로 식각속도가 빠른 물질로 형성하였기 때문에 상기 희생막(158a)을 제거하는 동안 상기 대상막(156)의 식각을 최소화할 수 있다. 상기 희생막(158a)은 등방성 식각으로 제거하는 것이 바람직하다.

이상과 같이 본 발명에 따르면, 대상막 상에 희생막을 형성하여 평탄도를 향상시킴과 동시에 상기 대상막과 같거나 유사한 연마속도를 가지는 물질을 희생막으로 형성함으로써 상기 대상막을 평탄화하는 동안 디슁현상이 일어나는 것을 막을 수 있다.

따라서, 낮은 영역에 인접한 높은 영역 가장자리에서 대상막이 과도하게 식각되어 높은 영역의 패턴이 손상되는 것을 막을 수 있고, 디슁 현상에 의해 낮은 영역에 형성된 패턴이 손상되는 것 또한 막을 수 있다.

본 발명은 디램장치의 셀 영역과 같이 높은 레벨로 패턴이 형성된 영역과 모니터링 영역과 같이 낮은 패턴이 형성된 부분이 인접하는 영역에서, 모니터링 패턴에 홈 형상으로 형성된 정렬키 또는 중첩도 측정키 등에 인접한 부근에서 디슁 또는 과도한 연마가 심화되는 것을 막을 수 있다. 따라서, 디램 셀 영역 가장자리의 커패시터가 손상되는 것을 막아 줄 뿐 아니라, 중첩도 측정키 또는 정렬키 대상막의 과도한 식각때문에 손상되는 것을 막을 수 있다.

Claims (9)

1. 반도체 기판 상에 표면 굴곡을 가지는 대상막을 형성하는 단계;

   상기 대상막 상에 상기 표면 굴곡을 평탄화하는 희생막을 형성하는 단계;

   상기 희생막 및 상기 대상막을 화학기계적연마하여 상기 대상막의 표면을 평탄화하는 단계를 포함하는 평탄화방법.
2. 청구항 1에 있어서,

   상기 대상막 및 상기 희생막의 연마속도차는 10% 미만인 것을 특징으로 하는 평탄화방법.
3. 청구항 1에 있어서,

   상기 대상막은 주변 영역보다 낮은 리세스된 영역 및 상기 리세스된 영역에 형성된 홈을 가지도록 형성하되, 상기 대상막을 평탄화하는 단계에서 상기 리세스된 영역 및 상기 주변 영역의 단차가 제거되는 것을 특징으로 하는 평탄화방법.
4. 청구항 3에 있어서,

   상기 대상막을 평탄화하는 단계 이후,

   상기 홈 내에 잔존하는 희생막을 식각하여 제거하는 단계를 더 포함하는 평탄화방법.
5. 청구항 4에 있어서,

   상기 희생막은 상기 대상막에 비해 식각속도가 빠른 것을 특징으로 하는 평탄화방법.
6. 청구항 1에 있어서,

   상기 희생막은 상기 대상막에 비해 단차보상성이 낮은 물질인 것을 특징으로 하는 평탄화방법.
7. 반도체 기판에 높은 패턴 영역 및 낮은 패턴 영역을 형성하는 단계;

   상기 낮은 패턴 영역에 제 1 홈을 형성하는 단계;

   상기 제 1 홈이 형성된 기판의 전면에 대상막을 형성하되, 상기 낮은 패턴 영역에서 상기 높은 패턴 영역에서 보다 낮은 리세스된 영역이 형성되고 상기 제 1 홈 상부에 제 1 홈의 표면굴곡이 전달된 제 2 홈이 형성되는 단계;

   상기 대상막 상에 상기 대상막의 표면 굴곡을 평탄화하는 희생막을 형성하는 단계;

   상기 희생막 및 상기 대상막을 화학기계적연마하여 상기 높은 패턴 영역과 상기 낮은 패턴 영역 간의 상기 대상막의 단차를 평탄화하는 단계; 및

   상기 제 2 홈 내에 남은 상기 희생막을 식각하여 제거하는 단계를 포함하는 평탄화 방법.
8. 청구항 7에 있어서,

   상기 대상막과 상기 희생막의 연마속도차는 10% 이내인 것을 특징으로 하는 평탄화 방법.
9. 청구항 7에 있어서,

   상기 희생막은 상기 대상막에 비해 식각속도가 빠른 것을 특징으로 하는 평탄화 방법.

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