KR100574912B1 - 화학 기계적 연마에 의해서 절연막 표면에 발생되는 스크래치에 기인하는 금속 브리지를 방지하는 반도체 장치의 금속 배선 구 조 체 및 그 제조방법 - Google Patents

화학 기계적 연마에 의해서 절연막 표면에 발생되는 스크래치에 기인하는 금속 브리지를 방지하는 반도체 장치의 금속 배선 구 조 체 및 그 제조방법 Download PDF

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Abstract

화학 기계적 연마에 의해서 절연막 표면에 발생되는 스크래치에 기인하는 금속 브리지를 방지하는 반도체 장치의 금속 배선 구조체 및 그 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 형성된 제1절연막을 화학 기계적 연마(chemical mechanical polishing)법으로 평탄화한다. 평탄화된 제1절연막의 표면에 일정 깊이로 트렌치(trench)를 형성한다. 트렌치가 형성된 제1절연막 및 트렌치의 측벽을 덮는 제2절연막을 형성한다. 제2절연막의 전면을 에치 백(etch back)하여 평탄화에 의해서 제1절연막의 표면에 발생되는 스크래치(scratch)를 메우는 제2절연막의 일부를 잔류시키고 트렌치의 측벽을 덮는 제2절연막의 일부를 잔류시켜 스페이서(spacer)를 형성한다. 스페이서에 의해서 측벽이 덮인 트렌치를 메우는 금속 배선을 형성한다.

Description

화학 기계적 연마에 의해서 절연막 표면에 발생되는 스크래치에 기인하는 금속 브리지를 방지하는 반도체 장치의 금속 배선 구조체 및 그 제조 방법{Meta wiring structure body protecting metal bridge due to scratch by chemical mechanical polishing on insulating layer, for semiconductor device &manufacturing method thereof}
도 1은 종래의 금속 배선 구조체에서 발생하는 문제점을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 2는 본 발명의 실시예에 의한 금속 배선 구조를 설명하기 위해서 개략적으로 도시한 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ´선을 따라 자른 단면을 개략적으로 도시한 단면도이다.
도 4 내지 도 11은 본 발명의 실시예에 의한 금속 배선 구조를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 특히 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다)에 의해 발생되는 절연막 표면의 스크래치(scratch)에 채워지는 금속 잔류물에 기인하는 금속 브리지(metal bridge)를 방지하는 금속 배선 구조 및 그 제조 방법에 관한 것이다.
반도체 장치, 특히, 메모리 분야에서 고집적화 및 높은 동작 속도가 요구되고 있다. 이를 위해서, 먼저, 다층 배선 구조를 가지는 장치의 개발이 이루어지고 있으며, 특히 높은 동작 속도를 요구하는 장치에서는 필수적으로 적용되고 있다. 또한, 고집적화에 따라 셀의 크기가 축소되고 있으며 이에 따라 사진 공정 기술에서의 발전이 요구되고 있다. 이에 수반되어 트랜지스터 등과 같은 소자들의 특성 및 소자들간의 분리 특성에서의 개선이 요구되고 있다.
이와 같은 요구를 충족시키기 위해서 평탄한 표면을 가지는 층간 절연막이 도입되고 있다. 층간 절연막의 평탄화는 BPSG(BoroPhoshoSilcate Glass)막 등과 같이 흐름 특성이 좋은 절연 물질을 이용하여 절연막을 형성하는 방법과 절연막을 형성한 후 전면을 평탄화하는 공정이 있다. 평탄화 공정을 예로 들면, 산화막 등을 형성한 후 에치 백(etch-back)하여 평탄한 표면을 가지게 하는 방법이 있다. 그러나, 평탄화와 함께 고집적화를 구현하기 위해서 최근에 CMP에 의한 절연막의 평탄화가 널리 사용되는 추세이다.
예를 들어, 다마신(damascene) 공정을 이용하여 금속 배선을 형성하는 공정에 절연막의 표면을 CMP하는 공정이 도입되고 있다. 다마신 공정은 절연막의 표면에 트렌치(trench)를 형성하고 상기 트렌치를 메우는 다마신 라인, 즉, 금속 배선을 형성한다. 이때, 트렌치를 형성하기 이전에 절연막의 표면을 CMP하여 평탄화하 고 있다.
한편, CMP 공정에서는 CMP량의 균일한 정도, CMP된 물질막 표면에서의 스크래치(scratch) 발생 또는 파티클(particle)의 잔존 등이 문제시되고 있다. 이에 따라, 절연막의 표면을 CMP함에 따라 평탄화된 절연막 표면에 스크래치가 발생할 수 있다. 이와 같은 스크래치는 상기한 트렌치를 텅스텐(W) 등과 같은 도전 물질로 채워 상기 금속 배선을 형성할 때 함께 금속 물질로 채워질 수 있다. 스크래치에 채워진 도전 물질은 금속 배선을 패터닝하는 공정 이후에도 잔류하여 금속 배선간을 브리지시킬 수 있다. 즉, 금속 배선간의 분리가 파괴되어 전기적인 단락(short)이 발생할 수 있다. 보다 상세하게는 다음의 도 1을 참조하여 설명한다.
도 1은 종래의 금속 배선 구조체에서 발생하는 문제점을 설명하기 위해서 개략적으로 도시한 평면도이다.
예를 들어, 워드 라인, VSS 라인 또는 비트 라인 등으로 이용되는 금속 배선(10)을 다마신 공정 등으로 형성하고, 절연막 패턴(20)에 의해서 상기 금속 배선(10)에 이격되는 도전성 스터드(conductive stud;30)를 포함하는 금속 배선 구조체를 형성할 수 있다.
이때, 절연막 패턴(20)을 이루는 절연막은 먼저 CMP 공정 등에 의해서 평탄화된다. 이후에, 다마신 공정 등으로 절연막을 패터닝하여 트렌치(도시되지 않음)를 형성하고, 트렌치에 이격되며 하부의 반도체 기판(도시되지 않음)을 노출하는 콘택홀(도시되지 않음)을 또한 형성한다.
이와 같이 패터닝된 절연막 패턴(20)의 전면에 텅스텐 등과 같은 도전 물질 을 증착하여 상기 트렌치 및 콘택홀을 채우게 한다. 다음에, 절연막 패턴(20)의 표면이 노출되도록 전면 에치 백(etch back) 또는 CMP로 상기 증착된 도전 물질을 패터닝하여 트렌치를 채우는 금속 배선(10) 및 콘택홀을 채우는 도전성 스터드(30)를 형성한다.
여기서, CMP에 의해서 평탄화된 절연막의 표면에 스크래치가 발생할 수 있으며, 이와 같은 스크래치는 트렌치 및 콘택홀을 형성하는 다마신 공정 및 패터닝 공정 이후에도 절연막 패턴(20)의 표면에 잔존할 수 있다. 또한, 이러한 스크래치는 트렌치들 간 또는 콘택홀과 트렌치간에 연결되는 형상으로 잔존할 수 있다.
이에 따라, 트렌치와 콘택홀을 채우는 도전 물질은, 상기 스크래치도 메우며 증착된다. 이와 같이 스크래치를 메우는 도전 물질은 금속 배선(10) 및 도전성 스터드(30)를 형성하기 위한 에치 백 또는 CMP 등이 수행된 이후에도 계속 잔류하게 된다. 이와 같이 잔존하는 도전 물질, 예컨대, 금속 잔류물은 도전성 스터드(30)와 금속 배선(10) 또는 금속 배선(10)과 금속 배선(10) 간을 연결시키는 금속 브리지(40) 등과 같은 절연 불량을 일으킨다. 이와 같은 절연 불량은 금속 배선(10) 간 또는 금속 배선(10) 및 도전성 스터드(30) 간의 전기적인 단락의 요인으로 작용할 수 있다..
본 발명이 이루고자 하는 기술적 과제는 CMP 방법 등에 의해서 평탄화된 절연막 표면에 잔존하는 스크래치 등에 의해서 금속 배선간 또는 금속 배선과 도전성 스터드간에 금속 브리지 등과 같은 절연 불량이 형성되는 것을 방지하는 반도체 장 치의 금속 배선 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 CMP 방법 등에 의해서 평탄화된 절연막 표면에 잔존하는 스크래치 등에 의해서 금속 배선간 또는 금속 배선과 도전성 스터드간에 금속 브리지 등과 같은 절연 불량이 형성되는 것을 방지하는 반도체 장치의 금속 배선 구조체를 제조하는 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은 반도체 기판 상에 형성되며 그 표면이 화학 기계적 연마법으로 평탄화된 절연막과, 상기 절연막의 평탄화된 표면에 일정 깊이로 형성된 트렌치와, 상기 절연막의 표면의 상기 연마에 의해서 발생된 스크래치를 메우며 상기 트렌치의 측벽에 절연 물질로 형성된 스페이서 및 상기 트렌치를 채우는 금속 배선을 포함하는 반도체 장치의 금속 배선 구조체를 제공한다.
상기 금속 배선 구조체는 상기 절연막에 상기 트렌치와 일정 간격 이격되게 형성되어 상기 반도체 기판을 노출하는 콘택홀 및 상기 콘택홀을 채우는 도전성 스터드를 더 포함한다. 상기 금속 배선 및 상기 도전성 스터드는 텅스텐으로 형성된다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일 관점은 반도체 기판 상에 제1절연막을 형성한다. 상기 제1절연막을 화학 기계적 연마법으로 평탄화한다. 상기 평탄화된 제1절연막의 표면에 일정 깊이로 트렌치를 형성한다. 상기 트렌치가 형성된 상기 제1절연막 및 상기 트렌치의 측벽을 덮는 제2절연막을 형성한다. 상기 제2절연막의 전면을 에치 백하여 상기 평탄화에 의해서 상기 제1절연막의 표면에서 발생되는 스크래치를 메우는 상기 제2절연막의 일부를 잔류시키고 상기 트렌치의 측벽을 덮는 상기 제2절연막의 일부를 잔류시켜 스페이서를 형성한다. 상기 스페이서에 의해서 상기 측벽이 덮인 트렌치를 메우는 금속 배선을 형성한다.
상기 스페이서를 형성하는 단계 이후에, 상기 제1절연막을 패터닝하여 상기 트렌치와 일정 간격 이격되며 상기 반도체 기판의 일부를 노출하는 콘택홀을 더 형성한다. 그리고, 상기 금속 배선을 형성하는 단계는 상기 트렌치 및 상기 콘택홀을 채우는 도전막을 형성하는 단계 및 상기 도전막을 평탄화하여 상기 트렌치를 채우는 상기 금속 배선과 함께 상기 콘택홀을 채우는 도전성 스터드를 형성하는 단계를 포함한다. 여기서, 상기 도전막을 평탄화하는 단계는 상기 도전막의 전면을 화학 기계적 연마법으로 상기 금속 배선의 표면이 상기 제1절연막의 평탄화된 표면 보다 낮게 과 연마하는 방법으로 수행된다.
본 발명에 따르면, CMP 방법 등에 의해서 평탄화된 절연막 표면에 잔존하는 스크래치를 절연 물질로 메울 수 있다. 이에 따라, 금속 배선 또는 도전성 스터드가 형성될 때 상기 스크래치가 도전 물질로 메워져 금속 브리지 등과 같은 절연 불량이 발생하는 것을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완 전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2는 본 발명의 실시예에 의한 금속 배선 구조를 설명하기 위해서 개략적으로 도시한 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ´선을 따라 자른 단면을 개략적으로 도시한 단면도이다.
구체적으로, 본 발명의 실시예에 의한 금속 배선 구조는 CMP 방법에 의한 절연막의 평탄화 및 다마신 공정 등으로 형성된다. 예를 들어, 반도체 기판(100) 상에 형성된 표면이 평탄화된 절연막(310, 330a)이 구비된다. 반도체 기판(100)의 일정 영역에는 소오스 영역 또는 드레인 영역 등으로 이용되는 불순물층(210)이 형성된다.
그리고, 반도체 기판(100) 상에는 게이트 절연막(230) 및 측벽에 게이트 스페이서(gate spacer;250)가 구비된 게이트 전극(270)이 형성되어 트랜지스터가 구비된다. 게이트 전극(270) 상에는 제3절연막(310)을 층간 절연막으로 개재하는 VCC 라인(400)이 더 구비될 수 있다. 그리고, VCC 라인(400)을 덮는 제1절연막(330a)이 형성되고, 제1절연막(330a)의 표면은 평탄화된다. 이때, 평탄화는 제1절연막(330a)의 표면을 CMP로 연마하여 구현된다.
평탄화된 제1절연막(330a)의 표면에는 일정 깊이를 가지는 트렌치(335)가 다마신 공정 등으로 형성된다. 그리고, 본 발명의 실시예에서는 트렌치(335)의 측벽에는 절연 물질로 이루어지는 스페이서(550)가 더 형성된다. 스페이서(550)는, 트렌치(335)가 형성된 제1절연막(330a)을 얇게 덮는 또 다른 제2절연막(도시되지 않음)을 형성한 후, 에치 백(etch back)하여 트렌치(335)의 측벽에 상기 제2절연막의 일부를 잔류시킴으로써 형성된다. 이때, 제1절연막(330a)의 표면에 상기 연마에 의해서 발생되는 스크래치 등은, 상기 제2절연막을 형성하고 전면 식각하는 스페이서(550)가 형성되는 공정 단계에서 상기 제2절연막에 의해서 메워지게 된다.
이후에, 트렌치(335)의 측벽을 덮는 스페이서(550)가 형성된 후, 트렌치(335)와 이격되게 형성되어 상기 반도체 기판(100)을 노출하는 제1콘택홀(337)을 더 형성할 수 있다.
트렌치(335)를 채우는 금속 배선(610)이 구비되며, 이때, 금속 배선(610)은 텅스텐 등과 같은 도전 물질의 증착 및 패터닝에 의해서 형성된다. 이러한 도전 물질은 제1콘택홀(337)에 의해서 노출되는 반도체 기판(100) 상에도 증착될 수 있다. 이에 따라, 제1콘택홀(337)을 채우는 도전성 스터드(650)가 구비된다.
이와 같이 증착되는 도전 물질은 제1절연막(330a)의 표면에 발생된 스크래치에 증착될 수 없다. 스크래치는 이미 스페이서(550)를 형성하며 절연 물질로 메워져 있으므로 도전 물질이 스크래치 내에 잔류할 수 없기 때문이다. 따라서, 도 1에 도시된 바와 같은 금속 브리지(40) 등과 같은 절연 불량 또는 단락이 발생하는 것을 방지할 수 있다. 즉, 도 2에 도시된 바와 같이 도전성 스터드(650)와 금속 배선(610) 간에는 제1절연막(330a)에 의해서 완벽한 절연이 형성된다. 또한, 금속 배선(610)들 간에도 제1절연막(330a)에 의해서 완벽한 절연이 형성된다.
이와 같은 본 발명의 실시예에 의한 금속 배선 구조체를 그 제조 방법을 예시하며 보다 상세하게 설명한다.
도 4는 반도체 기판(100) 상에 제3절연막(310)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100)의 일정 영역에 활성 영역을 설정하고 활성 영역의 일정 영역에 불순물을 도핑하여 N+ 또는 P+의 불순물층(210)을 형성한다. 이와 같은 불순물층(210)은 트랜지스터의 소오스 영역 또는 드레인 영역으로 이용된다. 이후에, 상기 활성 영역 상에 게이트 절연막(230)을 개재하는 게이트 전극(27)을 형성하여 트랜지스터 구조를 형성한다. 게이트 전극(270)의 측벽에는 게이트 스페이서(250)가 더 형성될 수 있다.
이후에, 실리콘 산화물 등과 같은 절연 물질을 증착하여 제3절연막(310)을 형성하여 트랜지스터 구조를 절연시키는 층간 절연막으로 이용한다. 다음에, 상기 제3절연막(310) 상에 도전 물질, 예를 들어, 불순물이 도핑된 결정질 실리콘 등을 증착하고 사진 식각 공정 등으로 패터닝하여 VCC 라인(400)을 더 형성할 수 있다.
도 5는 제3절연막(310) 상에 제1절연막(330)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, VCC 라인(400) 등을 절연시킬 목적으로 제3절연막(310) 상에 실리콘 산화물 등과 같은 절연 물질을 증착하여 제1절연막(330)을 형성한다. 이때, 상기 절연 물질은 BPSG 등과 같은 높은 흐름성을 가지는 물질이 바람직하다.
도 6은 제1절연막(330)의 표면을 평탄화하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(330)의 표면을 CMP 방법 등을 이용하여 연마함으로써 평탄화시킨다. 이와 같이 평탄화된 표면을 가지는 제1절연막(330a)은 높은 평탄도를 가져 다층 배선 구조 및 반도체 장치의 고집적화 또는 고속화 등에 유리하다.
CMP 방법으로 제1절연막(330a)의 표면을 평탄화할 때 연마제 등을 제1절연막(330a)의 표면에 개재한다. 이에 따라, 연마 공정에 중에 상기 연마제 등에 의해서 상기 제1절연막(330a)의 표면에 미세 스크래치 등이 발생할 수 있다. 또한, 챔버 내부에 잔존하는 파티클(particle) 등이 상기 제1절연막(330a)의 표면에 흡착함으로써 상기 연마 중에 미세 스크래치를 발생시키는 요인으로 작용할 수 있다.
도 7은 평탄화된 제1절연막(330a)의 표면에 트렌치(335)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(330a)에 의해서 하부가 절연되는 금속 배선을 형성하기 위해서, 다마신 공정 등을 이용하여 제1절연막(330a)의 표면에 일정 깊이 및 폭을 가지는 트렌치(335) 또는 홈을 형성한다. 보다 상세하게 설명하면, 사진 공정 등으로 제1절연막(330a)의 일부를 노출하는 식각 마스크, 예를 들어, 포토레지스트 패턴(도시되지 않음)을 형성한다. 이후에, 상기 식각 마스크에 의해서 노출된 제1절연막(330a)의 표면을 일정 깊이로 식각하여 제거함으로써 트렌치(335)를 형성한다.
이때, 제1절연막(330a)의 표면에 발생된 미세 스크래치는 상기 트렌치(335)의 선폭을 침해하여 불균일한 선폭을 가지게 할 수 있다. 또한, 트렌치(335)와 트렌치(335)간이 스크래치에 의해서 연결될 수 있다. 이와 같이 되면, 트렌치(335)를 채우는 금속 배선의 선폭 불량이 발생되어 금속 배선간의 간격이 짧아져 절연이 파괴될 수 있다. 또한, 금속 배선간이 스크래치에 채워지는 금속 배선을 이루는 도전 물질에 의해서 전기적으로 단락될 수 있다. 즉, 금속 배선의 절연이 파괴되는 불량이 발생할 수 있다.
도 8은 표면에 트렌치(335)를 가지는 제1절연막(330a)을 덮는 제2절연막(500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(330a)의 표면에 트렌치(335)를 형성한 후, 제2절연막(500)을 증착 또는 도포한다. 이때, 제2절연막(500)은 제1절연막(330a)과의 계면 특성을 고려하여 실리콘 산화물 등과 같은 절연 물질로 형성한다. 예를 들어, PEOX(Plasma Enhanced OXide) 또는 HTO(Hot Temperature Oxide) 등으로 제2절연막(500)을 형성한다. 한편, 상기 제2절연막(500)은 제1절연막(330a)과 트렌치(335)의 바닥간의 단차가 반영되도록 얇게 형성한다.
이와 같이 형성되는 제2절연막(500)은 제1절연막(330a)의 표면뿐만 아니라 트렌치(335)의 측벽 및 바닥을 덮게 된다. 또한, 제1절연막(330a)의 표면에 형성된 스크래치 또한 메우게 된다. 즉, 제2절연막(500)은 제1절연막(330a)의 표면에 형성된 스크래치를 메우는 것을 목적으로 한다. 따라서, 제2절연막(500)의 두께는 스크래치의 깊이를 충분히 메울 수 있는 깊이이면 충분하다.
도 9는 트렌치(550)의 측벽을 덮는 스페이서(550)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제2절연막(500)의 전면을 방향성 식각 방법 등으로 에치 백하여 하부의 제1절연막(330a)의 평탄화된 표면을 노출시킨다. 이때, 트렌치(335)의 측벽에는 제2절연막(500)의 일부가 잔류되어 스페이서(550)가 형성된다. 이와 같이 형성되는 스페이서(550)는 제1절연막(330a)의 평탄화된 표면과 트렌치(335)의 바닥과의 단차를 완화시키는 역할을 한다.
또한, 제1절연막(330a)의 표면에 발생된 스크래치를 메우는 제2절연막(500)의 일부도 잔류된다. 이에 따라, 상기 스크래치가 후속 공정에서 다른 물질, 예를 들어, 텅스텐 등과 같은 도전 물질에 의해서 채워지는 것을 방지할 수 있다.
도 10은 트렌치(335)를 채우는 도전막(600)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(330a)을 패터닝하여 트렌치(335)에 일정 간격 이격되는 제1콘택홀(337)을 형성한다. 제1콘택홀(337)은 반도체 기판(100) 상을 노출하도록 형성한다.
이후에, 트렌치(335)를 채우는 도전막(600)을 형성한다. 예를 들어, 텅스텐 등과 같은 금속 물질을 증착하여 트렌치(335)를 메운다. 이때, 트렌치(335)의 측벽을 덮는 스페이서(550)가 단차를 줄이는 역할을 할 수 있어 증착되는 도전막(600)의 단차 도포성의 증가를 얻을 수 있다. 도전막(600)은 트렌치(335)를 메움과 동시에 제1콘택홀(337) 또한 채울 수 있다.
상기 도전막(600)을 형성하기 위해서 증착되는 금속 물질은 제1절연막(330a)의 표면에 발생된 스크래치를 메울 수 없다. 이는 스페이서(550)를 형성하는 단계에서 상기 스크래치가 스페이서(550)를 이루는 물질에 의해서 메워져 있기 때문이다.
도 11은 도전막(600)을 패터닝하여 금속 배선(610)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 도전막(600)의 전면을 제1절연막(330a)의 표면이 노출되도록 평탄화한다. 이에 따라, 도전막(600)의 트렌치(335)를 채우는 일부와 제1콘택홀(337)을 채우는 일부만이 잔류하게 된다. 즉, 트렌치(335)를 채우는 금속 배선(610) 및 제1콘택홀(337)을 채우는 도전성 스터드(650)가 형성된다.
이때, 형성되는 금속 배선(610) 및 도전성 스터드(650) 또는 금속 배선(610)들 간에는 금속 브리지가 형성될 수 없다. 이는 앞서 설명한 바와 같이 트렌치(335)간 또는 트렌치(335) 및 제1콘택홀(337)간에 발생된 스크래치 등이 스페이서(550)를 형성하는 단계에서 절연 물질로 메워져 있기 때문이다. 즉, 스크래치 내에는 금속 물질 등이 증착될 수 없으며, 단지 절연 물질로 채워져 있다. 이에 따라, 금속 배선(610) 및 도전성 스터드(650)간, 또는 금속 배선(610)들 간에는 완벽한 절연이 이루어진다.
더욱이, 트렌치(335)의 측벽은 스페이서(550)로 덮여 있으므로, 트렌치(335)의 형성 공정에 발생될 수 있는 선폭 불량을 스페이서(550)가 보상할 수 있다. 따라서, 트렌치(335) 형성 시 정렬 불량 등에 의한 선폭 변동에 따른 금속 배선(610) 의 절연 불량을 방지할 수 있다.
한편, 상기 평탄화는 상기 도전막(600)을 CMP 방법 등으로 연마하여 상기 제1절연막(330a)의 표면을 노출함으로써 이루어진다. 이때, 도전성 스터드(650) 및 금속 배선(610)의 표면이 제1절연막(330a)의 평탄화된 표면보다 낮은 위치에 있도록 하는 것이 바람직하다. 이를 위해서, 도전막(600)을 과 연마(over polishing)하여 금속 배선(610)의 표면이 제1절연막(330a)의 표면 보다 낮게 한다. 이는 금속 배선(610) 또는/및 도전성 스터드(650)의 선폭 마진을 증가시키는 효과를 발생시킨다. 따라서, 정렬 불량 등을 억제하기 위한 공정 마진을 보다 더 확보할 수 있다.
이와 같이 다마신 공정 등으로 금속 배선(610) 등을 형성한 후, 상기 금속 배선(610)을 절연시키는 제4절연막(350)을 형성한다. 이후에, 상기 제4절연막(350)을 패터닝하여 도전성 스터드(650)의 상부 표면을 노출하는 제2콘택홀(355)을 형성한다. 다음에, 알루미늄 등과 같은 도전 물질을 증착하여 상기 제2콘택홀(355)을 채우는 상부 금속 배선(700)을 형성한다.
상술한 본 발명에 따르면, CMP 방법 등으로 평탄화된 절연막 표면에 다마신 공정을 이용하여 텅스텐 배선 등과 같은 금속 배선을 형성할 때, CMP에 의해 발생되는 절연막 표면에서의 스크래치를 메워 보상할 수 있다. 이에 따라, 금속 배선을 형성할 때, 스크래치 내에 금속 물질 등과 같은 도전 물질이 증착되어 금속 브리지 등과 같은 금속 배선 또는 금속 배선과 도전성 스터드간의 절연 불량이 발생하는 것을 방지할 수 있다.
또한, 다마신 공정에 의해서 절연막 표면에 일정 깊이로 형성되는 트렌치의 측벽에 스페이서가 부가되어 트렌치 바닥과 절연막 표면간의 단차를 완화시킬 수 있다. 이에 따라, 금속 배선을 위해서 도전막, 예컨대, 텅스텐막을 증착할 때 텅스텐의 단차 도포성을 향상시킬 수 있다. 더욱이, 도전막을 평탄화하여 금속 배선으로 패터닝할 때 CMP 방법으로 과 연마함으로써 금속 배선과 도전성 스터드간의 정렬 마진을 보다 더 확보할 수 있다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 화학 기계적 연마법으로 평탄화하는 단계;
    상기 평탄화된 제1절연막의 표면에 일정 깊이로 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 상기 제1절연막 및 상기 트렌치의 측벽을 덮는 제2절연막을 형성하는 단계;
    상기 제2절연막의 전면을 에치 백하여 상기 평탄화에 의해서 상기 제1절연막의 표면에 발생되는 스크래치를 메우는 상기 제2절연막의 일부를 잔류시키고 상기 트렌치의 측벽을 덮는 상기 제2절연막의 일부를 잔류시켜 스페이서를 형성하는 단계;
    상기 스페이서에 의해서 상기 측벽이 덮인 트렌치를 메우는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 구조체 제조 방법.
  5. 제4항에 있어서, 상기 스페이서를 형성하는 단계 이후에,
    상기 제1절연막을 패터닝하여 상기 트렌치와 일정 간격 이격되며 상기 반도체 기판의 일부를 노출하는 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 구조체 제조 방법.
  6. 제5항에 있어서, 상기 금속 배선을 형성하는 단계는
    상기 트렌치 및 상기 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 평탄화하여 상기 트렌치를 채우는 상기 금속 배선과 함께 상기 콘택홀을 채우는 도전성 스터드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 구조체 제조 방법.
  7. 제6항에 있어서, 상기 도전막을 평탄화하는 단계는
    상기 도전막의 전면을 화학 기계적 연마법으로 상기 금속 배선의 표면이 상기 제1절연막의 평탄화된 표면 보다 낮게 과 연마하는 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 금속 배선 구조체 제조 방법.
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