JPH11135613A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11135613A JPH11135613A JP29652297A JP29652297A JPH11135613A JP H11135613 A JPH11135613 A JP H11135613A JP 29652297 A JP29652297 A JP 29652297A JP 29652297 A JP29652297 A JP 29652297A JP H11135613 A JPH11135613 A JP H11135613A
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- semiconductor device
- flattening
- manufacturing
- entire surface
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Abstract
(57)【要約】
【課題】 グローバルな平坦性を向上させ、工程数の増
加を抑えることが可能となる技術を提供する。 【解決手段】 半導体基板主面に溝を形成し、全面に絶
縁膜を堆積させ、前記絶縁膜の高低差を低減する平坦化
を行った後に全面を研磨して、半導体基板主面に形成さ
れた溝を絶縁膜によって埋め込んだ分離絶縁膜を形成す
る。 【効果】 工程数の増加を抑えて、形成された膜の高低
差を低減することができるので、グローバルな平坦性を
向上させることが可能となる。
加を抑えることが可能となる技術を提供する。 【解決手段】 半導体基板主面に溝を形成し、全面に絶
縁膜を堆積させ、前記絶縁膜の高低差を低減する平坦化
を行った後に全面を研磨して、半導体基板主面に形成さ
れた溝を絶縁膜によって埋め込んだ分離絶縁膜を形成す
る。 【効果】 工程数の増加を抑えて、形成された膜の高低
差を低減することができるので、グローバルな平坦性を
向上させることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体装置製造過程の平坦化処理に
適用して有効な技術に関するものである。
方法に関し、特に、半導体装置製造過程の平坦化処理に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置では、同一の半導体基板に形
成される複数の素子が互いに干渉するのを防止するため
に、夫々の素子が形成される領域を分離する素子間分離
が行われている。このような素子間分離として半導体基
板主面に厚い酸化膜を形成するＬＯＣＯＳ（LOCal Oxid
ation of Silicon）方式のフィールド絶縁膜が知られて
いる。
成される複数の素子が互いに干渉するのを防止するため
に、夫々の素子が形成される領域を分離する素子間分離
が行われている。このような素子間分離として半導体基
板主面に厚い酸化膜を形成するＬＯＣＯＳ（LOCal Oxid
ation of Silicon）方式のフィールド絶縁膜が知られて
いる。
【０００３】このＬＯＣＯＳ方式のフィールド絶縁膜で
は、窒化珪素膜の酸素，水蒸気の拡散に対する阻止効果
を利用して、半導体基板主面に酸化珪素膜を介して形成
した窒化珪素膜をマスクとした熱酸化を行い、半導体基
板表面の窒化珪素膜露出領域に厚い酸化珪素膜を形成す
るものである。
は、窒化珪素膜の酸素，水蒸気の拡散に対する阻止効果
を利用して、半導体基板主面に酸化珪素膜を介して形成
した窒化珪素膜をマスクとした熱酸化を行い、半導体基
板表面の窒化珪素膜露出領域に厚い酸化珪素膜を形成す
るものである。
【０００４】しかしながら、この熱酸化の際に、酸化が
横方向にも進行することによって、窒化珪素膜の周縁部
にバーズビークと呼ばれる傾斜面が形成されてしまう。
このバーズビークによって素子間の最小間隔が制限され
てしまうために、素子の集積度を向上させる上での大き
な問題点となっている。
横方向にも進行することによって、窒化珪素膜の周縁部
にバーズビークと呼ばれる傾斜面が形成されてしまう。
このバーズビークによって素子間の最小間隔が制限され
てしまうために、素子の集積度を向上させる上での大き
な問題点となっている。
【０００５】また、ＬＯＣＯＳ方式のフィールド絶縁膜
では、酸化珪素膜が半導体基板主面から隆起して形成さ
れることとなる。このため、この隆起によって、配線層
が部分的に薄く形成されてしまい配線抵抗が増加する、
或いは配線層が断線し不良となる等の問題があった。
では、酸化珪素膜が半導体基板主面から隆起して形成さ
れることとなる。このため、この隆起によって、配線層
が部分的に薄く形成されてしまい配線抵抗が増加する、
或いは配線層が断線し不良となる等の問題があった。
【０００６】こうした問題を解決する方法の一つとし
て、ＳＧＩ（Shallow Groove Isolation）構造の素子間
分離絶縁膜（以下、ＳＧＩという）が考えられた。ＳＧ
Ｉでは、半導体基板主面の分離領域に溝を形成し、全面
に絶縁膜を堆積させて平坦化を行い、前記溝を絶縁膜に
よって埋め込むことによって形成されている。このため
の平坦化の手段としてＣＭＰ（Chemical Mechanical Po
lishing）法が用いられている。ＣＭＰでは、プレート
に張り付けた加工物をスラリを加えながらポリシャによ
って研磨し、化学的作用及び物理的作用によって研磨処
理を行うものである。こうしたＣＭＰ法については
（株）工業調査会刊「電子材料」１９９６年５月号第１
頁乃至第５頁に記載されている。
て、ＳＧＩ（Shallow Groove Isolation）構造の素子間
分離絶縁膜（以下、ＳＧＩという）が考えられた。ＳＧ
Ｉでは、半導体基板主面の分離領域に溝を形成し、全面
に絶縁膜を堆積させて平坦化を行い、前記溝を絶縁膜に
よって埋め込むことによって形成されている。このため
の平坦化の手段としてＣＭＰ（Chemical Mechanical Po
lishing）法が用いられている。ＣＭＰでは、プレート
に張り付けた加工物をスラリを加えながらポリシャによ
って研磨し、化学的作用及び物理的作用によって研磨処
理を行うものである。こうしたＣＭＰ法については
（株）工業調査会刊「電子材料」１９９６年５月号第１
頁乃至第５頁に記載されている。
【０００７】
【発明が解決しようとする課題】このＣＭＰによる平坦
化では、例えば前記の溝等のパターンが密に設けられて
いる部分と、パターンが粗に設けられている部分とによ
るパターンの粗密によって、形成される絶縁膜の高低差
が生じ、この高低差が処理後のグローバルな平坦性に影
響する粗密依存性が問題となっている。グローバルな平
坦性が充分でない場合には、例えば、加工寸法の微細化
に対応したステッパの性能向上のためにレンズ開口数の
増大と光の短波長化が進んでいるが、これによって焦点
深度が浅くなるため、焦点の合わない部分が生じること
となる。
化では、例えば前記の溝等のパターンが密に設けられて
いる部分と、パターンが粗に設けられている部分とによ
るパターンの粗密によって、形成される絶縁膜の高低差
が生じ、この高低差が処理後のグローバルな平坦性に影
響する粗密依存性が問題となっている。グローバルな平
坦性が充分でない場合には、例えば、加工寸法の微細化
に対応したステッパの性能向上のためにレンズ開口数の
増大と光の短波長化が進んでいるが、これによって焦点
深度が浅くなるため、焦点の合わない部分が生じること
となる。
【０００８】この問題を解決するために、ＳＧＩの溝を
形成するために用いたマスクパターンを利用して、前記
溝と対応した絶縁膜を堆積させることによって、研磨す
る絶縁膜の膜厚を平均化する技術が考えられている。
形成するために用いたマスクパターンを利用して、前記
溝と対応した絶縁膜を堆積させることによって、研磨す
る絶縁膜の膜厚を平均化する技術が考えられている。
【０００９】しかしながら、この技術では堆積させる絶
縁膜のパターニング等の工程が増加することとなる。ま
た、研磨する絶縁膜が更に厚くなるためにＣＭＰ処理の
スループットが低下する等の問題がある。
縁膜のパターニング等の工程が増加することとなる。ま
た、研磨する絶縁膜が更に厚くなるためにＣＭＰ処理の
スループットが低下する等の問題がある。
【００１０】本発明の課題は、これらの問題点を解決
し、グローバルな平坦性を向上させることが可能となる
技術を提供することにある。
し、グローバルな平坦性を向上させることが可能となる
技術を提供することにある。
【００１１】本発明の他の課題は、工程数の増加を抑え
ることが可能となる技術を提供することにある。
ることが可能となる技術を提供することにある。
【００１２】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【００１４】例えば、半導体基板主面に溝を形成し、全
面に絶縁膜を堆積させ、前記絶縁膜の高低差を低減する
平坦化を行った後に全面を研磨して、半導体基板主面に
形成された溝を絶縁膜によって埋め込んだ分離絶縁膜を
形成する。
面に絶縁膜を堆積させ、前記絶縁膜の高低差を低減する
平坦化を行った後に全面を研磨して、半導体基板主面に
形成された溝を絶縁膜によって埋め込んだ分離絶縁膜を
形成する。
【００１５】以下、本発明の実施の形態を説明する。
【００１６】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１７】
（実施の形態１）図１乃至図５は本発明の一実施の形態
である半導体装置の要部を工程毎に示す縦断面図であ
る。
である半導体装置の要部を工程毎に示す縦断面図であ
る。
【００１８】先ず、図１に示すように、単結晶シリコン
等の半導体基板１の主面に、形成される複数の素子が互
いに干渉するのを防止するために、夫々の素子形成領域
を分離する素子間分離のための溝を、ホトリソグラフィ
及びドライエッチングによって形成する。
等の半導体基板１の主面に、形成される複数の素子が互
いに干渉するのを防止するために、夫々の素子形成領域
を分離する素子間分離のための溝を、ホトリソグラフィ
及びドライエッチングによって形成する。
【００１９】次に、ＣＶＤにより全面に酸化珪素等の分
離絶縁膜２を堆積させる。この際に前記溝のパターンの
粗密によって、形成される酸化珪素膜２には高低差が生
じてしまう。この状態を図２に示す。
離絶縁膜２を堆積させる。この際に前記溝のパターンの
粗密によって、形成される酸化珪素膜２には高低差が生
じてしまう。この状態を図２に示す。
【００２０】次に、流動性の材料を回転塗布するＳＯＧ
（Spin On Glass）膜等の平坦性に優れた平坦化絶縁膜
３を全面に形成する。平坦化絶縁膜３としては、他に有
機ＳＯＧ膜等のカバレッジの良好な材料を用い、分離絶
縁膜２によって生じた高低差を減少させる。この状態を
図３に示す。
（Spin On Glass）膜等の平坦性に優れた平坦化絶縁膜
３を全面に形成する。平坦化絶縁膜３としては、他に有
機ＳＯＧ膜等のカバレッジの良好な材料を用い、分離絶
縁膜２によって生じた高低差を減少させる。この状態を
図３に示す。
【００２１】次に、ＣＭＰによる研磨を行い、前記素子
形成領域の半導体基板１主面を露出させる。この状態を
図４に示す。
形成領域の半導体基板１主面を露出させる。この状態を
図４に示す。
【００２２】次に、各素子形成領域にゲート絶縁膜４を
介してゲート電極５を形成し、このゲート電極５をマス
クとした自己整合によってソース領域，ドレイン領域６
を形成する。この状態を図５に示す。
介してゲート電極５を形成し、このゲート電極５をマス
クとした自己整合によってソース領域，ドレイン領域６
を形成する。この状態を図５に示す。
【００２３】本実施の形態では、平坦性に優れた平坦化
絶縁膜３によって分離絶縁膜２の平坦化を行い、この平
坦化ではホトリソグラフィ或いはエッチング等の工程を
必要としないので、工程数の増加を抑えて平坦性の向上
を図ることができる。
絶縁膜３によって分離絶縁膜２の平坦化を行い、この平
坦化ではホトリソグラフィ或いはエッチング等の工程を
必要としないので、工程数の増加を抑えて平坦性の向上
を図ることができる。
【００２４】また、本実施の形態の技術は分離絶縁膜に
限らず、他の平坦化処理にも適用することが可能であ
る。例えば、図６乃至図８は本発明をＤａｍａｓｃｅｎ
ｅ法による配線層の形成に適用した半導体装置の要部を
工程毎に示す縦断面図である。
限らず、他の平坦化処理にも適用することが可能であ
る。例えば、図６乃至図８は本発明をＤａｍａｓｃｅｎ
ｅ法による配線層の形成に適用した半導体装置の要部を
工程毎に示す縦断面図である。
【００２５】先ず、図６に示すように、各種素子を形成
した単結晶シリコン等の半導体基板１の主面を覆う層間
絶縁膜７を形成し、この層間絶縁膜７の配線形成領域に
溝を形成した後に、ＣＶＤにより全面にタングステン等
の導体からなる配線層８を堆積させる。この際に前記溝
のパターンの粗密によって、形成される配線層２には高
低差が生じてしまう。
した単結晶シリコン等の半導体基板１の主面を覆う層間
絶縁膜７を形成し、この層間絶縁膜７の配線形成領域に
溝を形成した後に、ＣＶＤにより全面にタングステン等
の導体からなる配線層８を堆積させる。この際に前記溝
のパターンの粗密によって、形成される配線層２には高
低差が生じてしまう。
【００２６】次に、流動性の材料を回転塗布するＳＯＧ
（Spin On Glass）膜等の平坦性に優れた平坦化絶縁膜
９を全面に形成する。この状態を図７に示す。
（Spin On Glass）膜等の平坦性に優れた平坦化絶縁膜
９を全面に形成する。この状態を図７に示す。
【００２７】次に、ＣＭＰによる研磨を行い、前記配線
形成領域の配線層８を露出させる。この状態を図８に示
す。
形成領域の配線層８を露出させる。この状態を図８に示
す。
【００２８】こうして、ＳＧＩと同様に配線層８を形成
したが、更にＤｕａｌ Ｄａｍａｓｃｅｎｅ法等にも本
実施の形態は適用が可能である。
したが、更にＤｕａｌ Ｄａｍａｓｃｅｎｅ法等にも本
実施の形態は適用が可能である。
【００２９】（実施の形態２）図９は本発明の他の実施
の形態である半導体装置の要部を示す縦断面図である。
の形態である半導体装置の要部を示す縦断面図である。
【００３０】先ず、単結晶シリコン等の半導体基板１の
主面に、形成される複数の素子が互いに干渉するのを防
止するために、夫々の素子形成領域を分離する素子間分
離のための溝を形成し、次に、ＣＶＤにより全面に酸化
珪素等の分離絶縁膜２を堆積させる。ここまでは、前述
した実施の形態の図１及び図２に示す状態と変わりがな
いが、分離絶縁膜２は次のエッチバックを考慮して厚く
形成しておく。
主面に、形成される複数の素子が互いに干渉するのを防
止するために、夫々の素子形成領域を分離する素子間分
離のための溝を形成し、次に、ＣＶＤにより全面に酸化
珪素等の分離絶縁膜２を堆積させる。ここまでは、前述
した実施の形態の図１及び図２に示す状態と変わりがな
いが、分離絶縁膜２は次のエッチバックを考慮して厚く
形成しておく。
【００３１】続いて、全面をエッチングすることにより
エッチバックを行う。この状態を図９に示す。この後、
ＣＭＰによる研磨を行い、前記素子形成領域の半導体基
板１主面を露出させる。
エッチバックを行う。この状態を図９に示す。この後、
ＣＭＰによる研磨を行い、前記素子形成領域の半導体基
板１主面を露出させる。
【００３２】本実施の形態では、エッチバックによって
分離絶縁膜２の平坦化を行うが、併せて分離絶縁膜２の
平均的な膜厚も減少させることができる。このため、Ｃ
ＭＰ処理の研磨膜厚を減少させることができるので、Ｃ
ＭＰ処理のスループットの向上及びコストの低減が可能
となる。
分離絶縁膜２の平坦化を行うが、併せて分離絶縁膜２の
平均的な膜厚も減少させることができる。このため、Ｃ
ＭＰ処理の研磨膜厚を減少させることができるので、Ｃ
ＭＰ処理のスループットの向上及びコストの低減が可能
となる。
【００３３】なお、本実施の形態も、前述した実施の形
態と同様に、Ｄａｍａｓｃｅｎｅ法による配線層の形成
等、他の平坦化処理にも適用することが可能である。
態と同様に、Ｄａｍａｓｃｅｎｅ法による配線層の形成
等、他の平坦化処理にも適用することが可能である。
【００３４】（実施の形態３）図１０は本発明の他の実
施の形態である半導体装置の要部を示す縦断面図であ
る。
施の形態である半導体装置の要部を示す縦断面図であ
る。
【００３５】先ず、単結晶シリコン等の半導体基板１の
主面に、形成される複数の素子が互いに干渉するのを防
止するために、夫々の素子形成領域を分離する素子間分
離のための溝を、ホトリソグラフィ及びドライエッチン
グによって形成し、次に、ＣＶＤにより全面に酸化珪素
等の分離絶縁膜２を堆積させる。ここまでは、前述した
実施の形態の図１及び図２に示す状態と変わりがない。
主面に、形成される複数の素子が互いに干渉するのを防
止するために、夫々の素子形成領域を分離する素子間分
離のための溝を、ホトリソグラフィ及びドライエッチン
グによって形成し、次に、ＣＶＤにより全面に酸化珪素
等の分離絶縁膜２を堆積させる。ここまでは、前述した
実施の形態の図１及び図２に示す状態と変わりがない。
【００３６】続いて、半導体基板１に前記溝を形成する
際に用いたレジストマスクの反転パターンとなるレジス
トマスクを形成し、ドライエッチングにより素子形成領
域上に位置する、即ち高く形成されている分離絶縁膜２
を部分的にエッチング除去し、高低差を低減する。この
エッチング除去はウエットエッチングによって行っても
よい。この場合サイドエッチングによって、より高低差
を低減することも期待できる。この状態を図９に示す。
この後、ＣＭＰによる研磨を行い、前記素子形成領域の
半導体基板１主面を露出させる。
際に用いたレジストマスクの反転パターンとなるレジス
トマスクを形成し、ドライエッチングにより素子形成領
域上に位置する、即ち高く形成されている分離絶縁膜２
を部分的にエッチング除去し、高低差を低減する。この
エッチング除去はウエットエッチングによって行っても
よい。この場合サイドエッチングによって、より高低差
を低減することも期待できる。この状態を図９に示す。
この後、ＣＭＰによる研磨を行い、前記素子形成領域の
半導体基板１主面を露出させる。
【００３７】本実施の形態では、高く形成されている部
分のエッチング除去によって分離絶縁膜２の平坦化を行
うが、併せて分離絶縁膜２の平均的な膜厚も減少させる
ことができる。このため、ＣＭＰ処理の研磨膜厚を減少
させることができるので、ＣＭＰ処理のスループットの
向上及びコストの低減が可能となる。
分のエッチング除去によって分離絶縁膜２の平坦化を行
うが、併せて分離絶縁膜２の平均的な膜厚も減少させる
ことができる。このため、ＣＭＰ処理の研磨膜厚を減少
させることができるので、ＣＭＰ処理のスループットの
向上及びコストの低減が可能となる。
【００３８】なお、本実施の形態も、前述した実施の形
態と同様に、Ｄａｍａｓｃｅｎｅ法による配線層の形成
等、他の平坦化処理にも適用することが可能である。
態と同様に、Ｄａｍａｓｃｅｎｅ法による配線層の形成
等、他の平坦化処理にも適用することが可能である。
【００３９】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４１】（１）本発明によれば、形成された膜の高
低差を低減することができるという効果がある。
低差を低減することができるという効果がある。
【００４２】（２）本発明によれば、上記効果（１）に
より、グローバルな平坦性を向上させることが可能とな
るという効果がある。
より、グローバルな平坦性を向上させることが可能とな
るという効果がある。
【００４３】（３）本発明によれば、平均的な膜厚を減
少させることができるという効果がある。
少させることができるという効果がある。
【００４４】（４）本発明によれば、上記効果（３）に
より、ＣＭＰ処理の研磨膜厚を減少させることができる
ので、ＣＭＰ処理のスループットの向上及びコストの低
減が可能となるという効果がある。
より、ＣＭＰ処理の研磨膜厚を減少させることができる
ので、ＣＭＰ処理のスループットの向上及びコストの低
減が可能となるという効果がある。
【００４５】（５）本発明によれば、工程数の増加を抑
えることも可能となるという効果がある。
えることも可能となるという効果がある。
【図１】本発明の一実施の形態である半導体装置の要部
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
【図２】本発明の一実施の形態である半導体装置の要部
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
【図３】本発明の一実施の形態である半導体装置の要部
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置の要部
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置の要部
を工程毎に示す縦断面図である。
を工程毎に示す縦断面図である。
【図６】本発明の一実施の形態の変形例である半導体装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図７】本発明の一実施の形態の変形例である半導体装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図８】本発明の一実施の形態の変形例である半導体装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図９】本発明の他の一実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
【図１０】本発明の他の実施の形態である半導体装置の
要部を示す縦断面図である。
要部を示す縦断面図である。
１…半導体基体、２…分離絶縁膜、３…平坦化膜、４…
ゲート絶縁膜、５…ゲート電極、６…ソース領域，ドレ
イン領域、７…層間絶縁膜、８…配線層、９…平坦化絶
縁膜。
ゲート絶縁膜、５…ゲート電極、６…ソース領域，ドレ
イン領域、７…層間絶縁膜、８…配線層、９…平坦化絶
縁膜。
Claims (10)
- 【請求項１】 半導体基板主面に形成された溝を絶縁膜
によって埋め込んだ分離絶縁膜を有する半導体装置の製
造方法において、 前記半導体基板主面に溝を形成する工程と、 全面に前記絶縁膜を堆積させる工程と、 前記絶縁膜の高低差を低減する平坦化を行う工程と、 全面を研磨する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記全面を研磨する工程がＣＭＰ法によ
って行われることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】 前記高低差を低減する平坦化として、平
坦性に優れた平坦化絶縁膜３を全面に形成することを特
徴とする請求項１又は請求項２に記載の半導体装置の製
造方法。 - 【請求項４】 前記高低差を低減する平坦化として、エ
ッチバックを行うことを特徴とする請求項１又は請求項
２に記載の半導体装置の製造方法。 - 【請求項５】 前記高低差を低減する平坦化として、前
記溝を形成する際に用いたレジストマスクの反転パター
ンとなるレジストマスクを用いた部分的エッチング除去
を行うことを特徴とする請求項１又は請求項２に記載の
半導体装置の製造方法。 - 【請求項６】 絶縁膜に形成された溝を導体によって埋
め込んだ配線層を有する半導体装置の製造方法におい
て、 前記絶縁膜に溝を形成する工程と、 全面に前記導体を堆積させる工程と、 前記導体の高低差を低減する平坦化を行う工程と、 全面を研磨する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項７】 前記全面を研磨する工程がＣＭＰ法によ
って行われることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項８】 前記高低差を低減する平坦化として、平
坦性に優れた平坦化絶縁膜を全面に形成することを特徴
とする請求項６又は請求項７に記載の半導体装置の製造
方法。 - 【請求項９】 前記高低差を低減する平坦化として、エ
ッチバックを行うことを特徴とする請求項６又は請求項
７に記載の半導体装置の製造方法。 - 【請求項１０】 前記高低差を低減する平坦化として、
前記溝を形成する際に用いたレジストマスクの反転パタ
ーンとなるレジストマスクを用いた部分的エッチング除
去を行うことを特徴とする請求項６又は請求項７に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29652297A JPH11135613A (ja) | 1997-10-29 | 1997-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29652297A JPH11135613A (ja) | 1997-10-29 | 1997-10-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135613A true JPH11135613A (ja) | 1999-05-21 |
Family
ID=17834631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29652297A Pending JPH11135613A (ja) | 1997-10-29 | 1997-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135613A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044272A (ja) * | 1999-07-27 | 2001-02-16 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| JP2001267411A (ja) * | 2000-03-21 | 2001-09-28 | Nec Corp | 素子分離領域の形成方法 |
| JP2018523312A (ja) * | 2015-08-04 | 2018-08-16 | 日本テキサス・インスツルメンツ株式会社 | 平らでない表面に対するｃｍｐスクラッチ抵抗を改善するための方法 |
-
1997
- 1997-10-29 JP JP29652297A patent/JPH11135613A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044272A (ja) * | 1999-07-27 | 2001-02-16 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| JP2001267411A (ja) * | 2000-03-21 | 2001-09-28 | Nec Corp | 素子分離領域の形成方法 |
| JP2018523312A (ja) * | 2015-08-04 | 2018-08-16 | 日本テキサス・インスツルメンツ株式会社 | 平らでない表面に対するｃｍｐスクラッチ抵抗を改善するための方法 |
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