KR0125782B1 - 금속배선형성을 위한 평탄화방법 - Google Patents

금속배선형성을 위한 평탄화방법

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KR0125782B1 KR1019940011417A KR19940011417A KR0125782B1 KR 0125782 B1 KR0125782 B1 KR 0125782B1 KR 1019940011417 A KR1019940011417 A KR 1019940011417A KR 19940011417 A KR19940011417 A KR 19940011417A KR 0125782 B1 KR0125782 B1 KR 0125782B1
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Abstract

본 발명은 스텝커버리지가 우수한 BPSG막을 형성함으로써 금속배선의 평탄화를 증가시키며 저온공정을 진행하여 열손상(Thermal Damage)을 방지하도록 한 금속배선형성을 위한 평탄화방법에 관한 것으로서, 금속배선형성을 휘한 평탄화방법에 있어서, 기판 상에 DADBS(Diacetoxy ditertiary butoxy silane)를 반응 소스로 하는 BPSG(Boro Phospho Silicate Glass)막을 형성하는 공정과, 상기 BPSG막 상에 SOG막(Spin On Glass)을 형성하는공정과, 상기 SOG막을 어닐링하여 표면을 평탄화시키는 공정을 구비한다.

Description

금속배선형성을 위한 평탄화방법
제1도는 종래의 금속배선형성을 위한 평탄화방법의 주요공정도이고,
제2도는 본 발명의 금속배선형성을 위한 평탄화방법의 주요공정도이다.
*도면의 주요부분에 대한 부호의 설명*
11, 21 : 반도체기판12, 22 : 필드옥사이드
13, 23 : 폴리실리콘14, 24 : WSi2
15, 25 : 제1산화막16, 26 : 제2산화막
16-2, 26-2 : 사이드월17, 27 : 게이트옥사이드
18, 18-2, 28, 28-2 : BPSG막19-1, 19-2 : 보이드
29 : SOG막
본 발명은 반도체소자 제조공정 중의 금속배선형성을 위한 평탄화방법에 관한 것으로서, 저온열처리공정으로 진행하여 하층에 형성한 필림의 열손상을 방지하고 스텝커버리지를 개선시켜 고집적 반도체소자의 생산에 적당하도록 한 금속배선형성을 위한 평탄화방법에 관한 것이다.
제1도는 종래의 기술을 도시한 것이다.
종래의 금속배선형성을 위한 평탄화방법은 다음과 같다.
제1도의 (가)와 같이 열산화막으로서 필드산화막(12)을 형성하여 소자를 전기적으로 격리시킨다.
다음 전면에 게이트산화막(17)을 형성한다.
이어서 POCl3로 도핑된 상태의 폴리실리콘(13)을 증착하고 그 위에 WSi2필림(14) 증착한다.
이때 WSi2필림(14)은 반도체의 집적도가 높아짐에 따라 폴리실리콘 라인이 축소되고 그로 인해 발생하는 저항의 증가를 보완해주기 위하여 형성한 필림이다.
WSi2필림 위에 제1산화막(15)을 증착하고 게이트전극을 형성할 부위의 제1산화막만이 잔류하도록 제거하여 WSi2필림과 폴리실리콘의 식각시 식각마스크로 사용한다.
이 식각마스크를 이용하여 WSi2필림(14)과 폴리실리콘(13)을 식각하여 게이트전극을 형성한다.
그리고 제2산화막(16)을 증착한다.
제1도의 (나)에서와 같이 제2산화막(16)을 에치백하여 사이드월(16-2)을 형성한다. 이 사이드월은 이온 주입 후 어닐공정 진행시 누설전류를 막기 위한 것이다
다음으로 층간절연 및 평탄화를 위하여 BPSG막(Boro Phospho Silicate Glass : 18)을 형성한다. BPSG막 형성을 위한 소오스로는 SiH4또는 TEOS((C2H5O)4Si)를 사용한다.
이와 같이 형성한 BPSG막은 스텝커버리지가 좋지 않아서 트렌치의 저부가 채워지기 전에 트렌치 입구부분이 막히게 되어 제1도의 (다)와 같이 BPSG막 내에 빈 공간인 보이드(19-1)가 형성된다.
특히 배선률이 증가함에 따라 트렌치의 입구가 좁은 경우 즉, y에 비해 x가 좁은 경우 입구에서의 증착속도 차이에 따라 트렌치의 저부에 텅빈 공간이 형성된다.
제1도의 (라)는 BPSG막(18-2)을 900℃ 이상의 고온에서 10분 내지 30분간 어닐공정을 진행한 후 필림의 모습이다.
종래의 방법에서는 BPSG막을 증착한 후, BPSG 필림 위에 증착할 금속배선의 평탄화를 향상시키기 위하여 위와 같은 조건에서 어닐공정이 완료되는 총시간을 약 40 내지 60분 정도로 하여 BPSG어닐링을 실시하게 된다.
BPSG막 형성시 Si의 소오스로서 SiH4또는 TEOS를 사용함으로써 도면에 도시한 바와 같이 보이드(Void : 19-2)를 형성한 이상 형태가 만들어진다.
특히 보이드(19-2)는 트렌치의 입구가 좁은 경우 즉, y에 비해 x가 좁은 경우 입구에서의 BPSG막의 증착속도의 차이에 따라 입구가 막혀 생긴 텅빈 공간이다.
위와 같은 종래 방법에서의 문제점은 다음과 같다.
BPSG어닐시 고온 공정으로 인한 열손상을 입는 경우가 있으며 어닐후의 BPSG막의 평탄화가 좋지 않다.
이러한 표면평탄화를 개선하기 위한 방법으로 BPSG막 중 불순물(인 혹은 보론)의 농도를 증가시키거나 혹은 어닐공정의 온도를 증가 등의 방법을 사용하기도 하지만 반도체소자의 전기적 특성에 영향을 주거나 소자의 신뢰성을 저하시키는 새로운 문제가 발생한다.
본 발명은 위와 같은 종래의 문제를 개선하기 위하여 안출된 것으로서 스텝커버리지가 우수한 BPSG막을 형성함으로서 금속배선의 평탄화를 증가시키며 저온공정을 진행하여 열손상(Thermal Damage)을 방지하도록 한 금속배선형성을 위한 평탄화방법의 제공에 그 목적이 있다.
본 발명은 금속배선형성을 위한 평탄화방법에 있어서, 기판 상에 DADBS (Diacetoxy ditertiary butoxy silane)를 반응 소스로 하는 BPSG(Boro Phospho Silicate Glass)막을 형성하는 공정과, 상기 BPSG막 상에 SOG막(Spin On Glass)을 형성하는 공정과, 상기 SOG막을 어닐링하여 표면을 평탄화시키는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명의 금속배선형성을 위한 평탄화방법을 적용한 주요공정을 도시한 것이다.
첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
제2도의 (가)와 같이 반도체기판(21) 상에 열산화막으로서 필드산화막(22)을 형성하여 소자와 소자를 전기적으로 격리시킨다.
다음 전면에 게이트산화막(27)을 형성한다.
이어서 POCl3로 도핑된 상태의 폴리실리콘(23)을 증착하고 그 위에 WSi2필림(24) 증착한다.
이때 WSi2필림(24)은 반도체의 집적도가 높아짐에 따라 폴리실리콘 라인이 축소되고 그로 인해 발생하는 저항의 증가를 보완해주기 위하여 형성한 필림이다.
WSi2필림 위에 제1산화막(25)을 증착하고 게이트전극을 형성할 부위의 제1산화막(25)만이 잔류하도록 제거하여 WSi2필림(24)과 폴리실리콘(23)의 식각시 식각마스크로 사용한다.
이 식각마스크를 이용하여 WSi2필림과 폴리실리콘을 식각하여 게이트전극을 형성한다.
그리고 제2산화막(26)을 증착한다.
제2도의 (나)에서와 같이 제2산화막(26)을 에치백하여 사이드월(26-2)을 형성한다. 이 사이드월(26-2)은 이온주입 후 어닐공정 진행시 누설전류를 막기 위한 것이다.
다음으로 층간절연 및 평탄화를 위하여 BPSG막(28)을 형성한다. BPSG막(28) 형성을 위한 소오스로는 DADBS(Diacetoxy ditertiary butoxy silane)을 사용한다.
DADBS를 사용하여 형성한 BPSG막은 스텝커버리지 특성이 매우 우수하여 트렌치저부, 트렌치측면, 트렌치 상의 표면에서의 도포막의 두께인 a : b : c 의 비가 1 : 1 : 1로 완벽한 막이 얻어지며 트렌치 입구가 막혀서 형성하는 보이드와 같은 이상형태는 발생하지 않는다.
제2도의 (다)와 같이 BPSG막 증착후 어닐공정 없이 BPSG막 사이에 형성된 공간에 SOG막(Spin On Glass : 29)를 도포한다. SOG막을 사용하여 금속배선을 위한 표면을 평탄화시킨다.
그 후 평면평탄화를 위한 마지막 공정으로 약 600℃ 정도의 저온에서 베이크한다. BPSG막(28-2)을 형성한 DADBS의 특성상 저온 공정이 가능하다.
베이크의 조건은 600℃이하의 온도에서 N2분위기 개스로 10분 내지 30분간 실시하여 표면평탄화를 완성한다.
본 발명의 방법에 따르는 효과는 다음과 같다.
BPSG막의 실리콘 소오스로서 스텝커버리지 특성이 우수한 DADBS 개스를 사용함으로써 보이드 등의 이상형태를 방지할 수 있으며, 저온공정을 통한 평탄화를 이루게 되므로 열손상을 방지할 수 있다.
DADBS막의 특성상 SOG의 사용함으로써 금속배선형성시 금속배선의 평탄화를 개선하는 효과가 있다.

Claims (2)

  1. 기판 상에 DADBS(Diacetoxy ditertiary butoxy silane)를 반응 소스로 하는 BPSG(Boro Phospho Silicate Glass)막을 형성하는 공정과, 상기 BPSG막 상에 SOG막(Spin On Glass)을 형성하는 공정과, 상기 SOG막을 어닐링하여 표면을 평탄화시키는 공정을 구비하는 금속배선형성을 위한 평탄화방법.
  2. 제1항에 있어서, 상기 어닐링은 600℃ 이하의 온도 및 질소(N2) 가스의 분위기에서 10분 내지 30분간 실시하는 금속배선형성을 위한 평탄화방법.
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* Cited by examiner, † Cited by third party
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KR100574912B1 (ko) * 1999-01-18 2006-05-02 삼성전자주식회사 화학 기계적 연마에 의해서 절연막 표면에 발생되는 스크래치에 기인하는 금속 브리지를 방지하는 반도체 장치의 금속 배선 구 조 체 및 그 제조방법

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