KR100298873B1 - 반도체소자의평탄화방법 - Google Patents

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Abstract

본 발명은 반도체소자의 평탄화 방법에 관한 것으로서 평탄도가 저하된 기판 상에 고밀도 절연물질의 필름을 연속적으로 증착하여 두꺼운 절연막을 형성하는 공정과, 상기 절연막을 화학 기계적 연마 방법으로 평탄화하는 공정을 구비한다. 따라서, 본 발명은 고밀도 특성을 갖는 필름의 연속된 증착으로 하부의 스텁 커버리지를 완벽하게 실현시켜 보이드의 발생을 방지하는 절연막을 형성하여 반도체소자의 신뢰도를 향상시키고, 공정을 단순화하는 잇점이 있다. 또한, 평탄화를 위한 재료로 고밀도 절연물질을 사용하여 층간절연막 뿐만 아니라 쉘로우 트랜치 아이솔레이션 및 패시베이션 등 다양한 목적의 평탄화에 적용이 가능한 잇점이 있다.

Description

반도체소자의 평탄화 방법
본 발명은 반도체소자의 평탄화 방법에 관한 것으로서, 특히, 고밀도 절연물질을 이용하여 표면의 평탄도를 향상시킬 수 있는 반도체소자의 평탄화 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 도체와 절연체를 교대로 적층하여 복수의 도체층을 갖도록 하는 다층배선(Multilayer Interconnection) 형성이 요구되었다. 이러한 요구를 충족시키기 위해 도체 사이에 층간절연막(Inter Layer Dielectric)을 하부 패턴의 갭(Gap)에 의해 보이드(Void)가 발생되지 않고, 양호한 평탄도를 갖도록 형성하여야 한다.
그러므로, 층간절연막을 보이드가 발생되지 않도록 하부 패턴의 갭을 충전(Gap filling) 하며, 평탄도를 향상시키기 위해 화학 기계적 연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법에 의해 표면을 완전평탄화(Global Planarization)하는 방법이 연구되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 평탄화 방법을 도시한 공정도이다.
종래에는 도 1a에 나타낸 바와 같이, 반도체기판(11)에 LOCOS(Local Oxidation of Silicon) 등의 통상적인 소자격리방법으로 필드산화막(13)을 형성하여 활성영역을 한정한다. 그리고 상기 필드산화막(13)으로 한정된 활성영역상에 게이트절연막(14) 및 불순물이 도핑된 다결정실리콘층(Polysilicon layer)을 형성한 후, 포토리쏘그래피(Photolithograpy)의 방법으로 페터닝하여 게이트(15)를 형성한다. 상기 게이트(15)와 필드산화막(13)을 마스크로 하여 상기 반도체기판(11)에 상기 반도체기판(11)과 다른 도전형의 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역(17)을 형성하여 상기 게이트(15)와 상기 불순물영역(17)을 포함하는 트랜지스터(Transistor)를 형성한다.
그리고 도 1b에 나타낸 바와 같이, 상기 트랜지스터의 형성으로 단차가 형성된 반도체기판(11) 상에, 산화실리콘 또는 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 제 1 절연막(19)을 형성한다. 그리고 상기 제 1 절연막(19) 상에 휘발성 용제에 용융된 SOG(Spin On Glass)를 도포하거나, 또는, TEOS(Tetra Ethyl Ortho Silicate : Si(OC2H5)4)/O3를 증착하여 제 2 절연막(21)을 형성한다. 상기에서 제 2 절연막(21)을 SOG로 형성하면 표면의 평탄화를 위해 2번 이상 도포하고 각각마다 열처리하는 공정이 수반된다.
이후에 도 1c와 같이, 평탄화를 위해 상기 제 2 절연막(21)을 에치백하고 CMP 방법으로 연마하여 제 2 절연막(21)을 원하는 두께의 평탄한 층으로 형성한다. 그리고, 상기 평탄하게 연마한 제 2 절연막(21) 상에 질화물 또는 산화물을 CVD 방법으로 증착하여 제 3 절연막(23)을 형성한다. 상기에서 평탄화를 위해 제 2 절연막(21)으로 사용된 SOG 및 TEOS는 저밀도 물질로서 흡습한 성질을 가진다. 때문에, 상기 제 2 절연막(21)으로부터 트랜지스터가 형성된 반도체소자의 보호를 위해, 그리고, 이후공정으로 층간절연막 상에 형성될 비트라인 등을 보호하기 위해 상기 제 2 절연막의 상, 하부에 제 1 및 제 3 절연막(19)(23)을 형성한다.
상술한 바와 같이 종래에는 반도체소자의 평탄화를 위해 기판 상에 제 1 절연막을 형성하고, 제 1 절연막 상에 점성이 낮은 SOG, 또는, TEOS 등을 도포하여 제 2 절연막을 형성하고, 에치백 및 CMP 방법으로 표면을 연마하여 평탄화한다. 상기에서 제 2 절연막으로 SOG를 사용할 때에는 휘발성 용제를 제거하기 위해 열처리하고, 상기 제 2 절연막 상에 다시 제 3 절연막을 형성하는 방법으로 반도체소자의 평탄한 층간절연막을 형성하였다.
그러나, 하부 패턴의 갭을 채우고 평탄화하기 위해 여러 단계의 공정을 진행하여 공정이 복잡하고, 평탄화를 위해 사용한 저밀도 재료의 특성 때문에 반도체소자의 내구성 및 내충격성이 저하될 뿐만 아니라 불순물의 침투가 용이하여 소자의 신뢰도가 저하되는 문제가 발생하였고, 층간절연막에 한정된 평탄화 방법으로 공정의 호환성이 부족한 단점이 있었다.
따라서, 본 발명의 목적은 반도체소자의 평탄화를 향상시킬수 있는 반도체소자의 평탄화방법을 제공하려는 것이다.
상기 목적을 달성하기 위한 반도체소자의 평탄화 방법은 평탄도가 낮은 기판 상에 고밀도 플라즈마 화학기상증착법에 의해 고밀도 절연물질의 필름을 연속적으로 증착하여 고밀도 절연막을 형성하는 공정과, 고밀도 절연막에 스퍼터 에치 공정을 진행시키어 1차 평탄화된 절연막을 소정 두께만큼 화학 기계적 연마(CMP)하여 2차 평탄화하는 공정을 구비하는 것이 특징이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 평탄화 방법을 도시하는 공정도
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 평탄화 방법을 도시하는 공정도
<도면의 주요 부분에 대한 부호의 간단한 설명>
31 : 반도체기판 33 : 필드산화막
35 : 게이트 37 : 불순물영역
40 : 층간절연막
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체소자의 평탄화 방법을 도시하는 공정도이다.
본 방법은 먼저 도 2a에 도시된 바와 같이, 반도체기판(31)에 LOCOS 방법 등의 통상적인 소자격리방법으로 필드산화막(33)을 형성하여 반도체기판(31)의 활성영역을 한정한다. 그리고 상기 필드산화막(33)으로 한정된 활성영역 상에 게이트절연막(35) 및 불순물이 도핑된 다결정실리콘층을 형성한 후, 포토리쏘그래피의 방법으로 패터닝하여 게이트(37)를 형성한다. 상기 게이트(37)와 필드산화막(33)을 마스크로 하여 상기 반도체기판(31)에 상기 반도체기판(31)과 다른 도전형의 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역(39)을 형성하여 상기 게이트(37)와 상기 불순물영역(39)을 포함하는 트랜지스터를 형성한다.
그리고 도 2b에 나타낸 바와 같이, 상기 트랜지스터의 형성으로 단차가 형성된 반도체기판(31) 상에, 단차를 해결하기 위해 고밀도 플라즈마 CVD(High Density Plasma CVD) 방법으로 박막을 증착한다. 이후, 증착된 박막 상에 스퍼터 에칭 공정을 진행시킨다.(미도시).
상기 공정에 의해 단차진 기판을 덮는, 스텝 커버리지(Step coverage)가 우수한 두꺼운 절연막(39)이 형성된다.
따라서, 본 발명의 두꺼운 절연막(39)은 우수한 스텝 커버리지 특성으로 인해 보이드의 발생이 없는 단차진 기판을 덮는다.
상기 절연막(39)은 고밀도 절연물질의 필름으로 형성하여 상기 절연막(39)의 상,하에 다른 절연막 형성 및 열공정 등의 부가적인 공정을 수반하지 않는다.
이어서 도 2c와 같이, 상기 절연막(39)을 원하는 두께만큼 CMP 방법으로 연마하여 평탄한 층간절연막(40)을 형성한다.
본 발명에서는 고밀도 플라즈마 CVD방법을 사용하여 반도체기판에 형성된 트렌치(Trench)에 고밀도 절연물질의 연속 증착 및 스퍼터 에칭으로 보이드의 발생을 방지하고, 또한, 표면의 평탄화를 이룰수 있어 격리하는 쉘로우 트랜치 아이솔레이션(Shallow Trench Isolation)에 적용할 수 있다.
그리고, 본 발명은 표면보호를 위해 질화실리콘, 또는, PSG(Phospho Silicate Glass : 이하 PSG라 칭함) 등을 상기 고밀도 플라즈마 CVD방법으로 연속 증착하여 반도체소자의 패시베이션(Passivation)에도 적용이 가능하다.
상술한 바와 같이, 본 발명에 따른 반도체소자의 평탄화 방법은 트랜지스터가 형성된 반도체기판 상에 평탄화를 위해 고밀도 필름의 연속된 증착 및 스퍼터 에칭방법으로 하부의 스텝커버리지를 완벽하게 실현함으로써, 평탄도 향상 가능하고, 보이드의 발생을 방지하는 절연막을 형성 가능함으로써 공정을 단순화 하였고, 또한 고밀도 특성을 갖는 물질을 사용함으로써 종래 저밀도 재료 사용에 따른 문제점을 해결하여 반도체 소자의 신뢰도를 향상시킬수 있다. 실현하여 보이드의 발생을 방지하는 절연막을 형성하여 공정을 단순화 하였고, 고밀도 특성을 갖는 물질을 사용하여 반도체소자의 신뢰도를 향상시킬 수 있다.
따라서, 본 발명은 고밀도 특성을 갖는 필름의 연속된 증착으로 하부의 스텁 커버리지를 완벽하게 실현시키어 평탄도가 향상되고, 또한, 스텝 커버리지가 완벽하게 실현됨에 따라, 절연막 증착시 보이드의 발생이 방지되어 반도체소자의 신뢰도가 향상되며, 종래기술에 비해 공정이 단순화된 잇점이 있다. 또한, 평탄화를 위한 재료로 고밀도 절연물질을 사용하여 층간절연막 뿐만 아니라 쉘로우 트랜치 아이솔레이션 및 패시베이션 등 다양한 목적의 평탄화에 적용이 가능한 잇점이 있다.

Claims (2)

  1. 평탄도가 낮은 기판 상에 고밀도 플라즈마 화학기상증착법에 의해 고밀도 절연물질의 필름의 연속적으로 증착하여 고밀도 절연막을 형성하는 공정과,
    상기 고밀도 절연막에 스퍼터 에치 공정을 진행시키어 1차 평탄화하는 공정과,
    상기 1차 평탄화된 절연막을 소정 두께만큼 화학 기계적 연마(CMP)하여 2차 평탄화하는 공정을 구비하는 반도체소자의 평탄화 방법.
  2. 청구항 1에 있어서, 상기 기판은 트랜지스터 또는 트렌치가 형성된 반도체기판인 반도체소자의 평탄화 방법.
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