JP4047447B2 - 半導体構造体の隣接するゲート電極の間の間隙の充填方法 - Google Patents
半導体構造体の隣接するゲート電極の間の間隙の充填方法 Download PDFInfo
- Publication number
- JP4047447B2 JP4047447B2 JP12090398A JP12090398A JP4047447B2 JP 4047447 B2 JP4047447 B2 JP 4047447B2 JP 12090398 A JP12090398 A JP 12090398A JP 12090398 A JP12090398 A JP 12090398A JP 4047447 B2 JP4047447 B2 JP 4047447B2
- Authority
- JP
- Japan
- Prior art keywords
- self
- gap
- layer
- gate electrodes
- filling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000463 material Substances 0.000 claims description 81
- 239000002019 doping agent Substances 0.000 claims description 21
- 229910052698 phosphorus Inorganic materials 0.000 claims description 21
- 239000011574 phosphorus Substances 0.000 claims description 21
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 17
- 230000009969 flowable effect Effects 0.000 claims description 7
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 5
- -1 phosphorous ions Chemical class 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052783 alkali metal Inorganic materials 0.000 description 6
- 150000001340 alkali metals Chemical class 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005247 gettering Methods 0.000 description 4
- 229910021645 metal ion Inorganic materials 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910001413 alkali metal ion Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910001415 sodium ion Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000004965 Silica aerogel Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に集積回路及び製造法ならびに特に改善された平坦性及びアルカリ金属金属イオンをゲッタリングする性質を有する構造体及び方法に関する。
【０００２】
【従来の技術】
従来技術で公知であるとおり、フォトリソグラフィを使用することによる半導体プロセスで小さい線幅のジオメトリーを形成する場合にはこのような方法で使用される種々のフォトリソグラフマスクのために極めて平坦な表面を提供することは、必要である。さらにダイナミックランダムアクセスメモリー（ＤＲＡＭｓ）の製造の場合には、複数のゲート電極は、もう片方の電極に隣接した状態で、それぞれ隣接する電極対の間の比較的小さい分離すなわち、間隙をもって形成されている。従って、隣接する電極間の結合を妨げるため、かつ続いてのフォトリソグラフィのために平坦な表面を提供するために、この間隙を適当な材料、有利に低い誘電率を有する材料で充填する必要がある。複数のゲート電極は、高アスペクト比トポグラフィを提供する。
【０００３】
１つの方法をもって、ゲート電極が形成された後に、窒化珪素の誘電性層が、上記表面に化学蒸着（ＣＶＤ）される。ＣＶＤされた窒化珪素は、コンフォーマルな堆積物であり、かつそれゆえに間隙は隣接するゲート電極構造体の間に残る。窒化珪素層が堆積された後のゲート電極構造体の間の間隙幅は、１２００Åのオーダーである。次にホウリンケイ酸ガラス(boron phosphorosilicate glass)ガラス（ＢＰＳＧ）の層が、間隙中に充填するために上記構造体に化学蒸着される。ＣＶＤされたＢＰＳＧは間隙を充填するためだけでなく、ＣＶＤされた窒化珪素層の頂部上にかつ充填された間隙上に拡がって４０００Å〜５０００Åのオーダーの厚さになるのに十分の厚さである。
【０００４】
公知技術水準で公知であるとおり、不純物例えば、ナトリウムイオン又は他のアルカリ金属金属イオンは、外部のＢＰＳＧ層と接触してもよい。しかしながらＢＰＳＧ層中のリンは、アルカリ金属金属イオン不純物の効果を中和するために、ゲッタ物質として作用する。さらに構造体は、さらに平坦な表面を形成するために加熱される。しかしながら、引き続いてのフォトリソグラフィ工程、この場合、例えば金属層がパターン化されて電導線にされる、のために必要とされる高い平坦度のために、かなり高出費の化学機械研磨（ＣＭＰ）が、必要な平坦度を有する表面を形成するために必要とされる。
【０００５】
【発明が解決しようとする課題】
本発明による課題は、従来技術における欠点が回避された半導体構造体の隣接するゲート電極の間の間隙の充填方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明は、間隙、例えば半導体構造体の隣接するゲート電極間の間隙の充填方法に関する。一実施態様の場合には自己平坦化材料は、構造体上に堆積される。このような材料の第１の部分は、間隙を充填するために、ゲート電極の間を流れ、かつ、このような材料の第２の部分は、実質的な平面の表面を有する層を形成するために、ゲート電極の頂部及び間隙の上に堆積される。ドーパント、この場合にはリン、は、自己平坦化材料の第２の部分として形成される。
【０００７】
本発明によれば、引き続いてのフォトリソグラフィのためにかなり小さな間隙が著しく平坦な表面を有する層で効果的に充填される。さらにリンドーパントは、間隙を充填する材料中に入りうるアルカリ金属金属不純物イオンの不利な作用を除去するためにゲッタリングを提供する。その上、間隙を充填する材料すなわち、間隙充填材の第１の部分、この場合、実質的にこのような不純物は不含である、の誘電率は、比較的低い誘電率を有しており、それによって隣接した電極の間で電気的結合を減少させている。
【０００８】
本発明の１つの特徴によれば、自己平坦化材料は、流動性材料である。リンドーパントは、例えば次の処理によって供給されてもよい：自己平坦化層の第２の部分中にリンイオンを注入しかつこのような材料を硬化させかつリンイオンを活性化させるために材料を加熱するか；リンによりドープされた層を自己平坦化材料の層上に堆積し、かつ材料を加熱することによってリンドーパントを自己平坦化材料の第２の部分中にアウトディフュージョンさせかつ自己平坦化材料を硬化させかつ堆積された層を選択的に除去するか；或いは、スピン−オンされた自己平坦化材料をホスフィン環境中で硬化させる。
【０００９】
本発明の他の特徴ならびに本発明自体は、図を伴ってなされた次の詳細な記載を参照することによってさらに十分に理解することができ、これら図１〜４は、本発明によって製造された半導体集積回路構造体の略図による横断面図であり、この場合、図１は、半導体基板の上に配置された複数のゲート電極を示しており、図２は、このような構造体がその表面上で自己平坦化材料をスピンさせ、このような材料の第１の部分がゲート電極の間を流れることによって間隙を充填しかつこのような材料の第２の部分がゲート電極の頂部及び充填された間隙の上で堆積されることによって実質的に平坦な表面を有した後の図１の構造体を示しており、；図３は、本発明の一実施態様による、自己平坦化材料の第２の部分中へのイオン注入を示しており、かつ図４は、本発明による別の実施態様による、自己平坦化層上に配置されたリンドーパントを含有するドープされた層を示している。図５は、図３による自己平坦化材料中に注入されたリンイオンをアニーリングした後か、図４の場合のリンによりドープされた層中のドーパントがアウトディフュージョンされた後か、又は本発明の第３の実施態様の場合の、自己平坦化材料がホスフィン環境中で硬化された後の、自己平坦化材料の第２の部分として形成されたリンドーパントを示している。
【００１０】
【実施例】
図１によれば、半導体基板１０、この場合シリコンウェーハ、がその上側表面上に複数のＭＯＳトランジスタ１２を形成させている。トランジスタ１２のそれぞれ１つが、示されていないソース領域及びドレイン領域を有している。トランジスタ１２のそれぞれは、ソース領域及びドレイン領域のそれぞれの間に配置された複数のゲート電極１４のうちの適当な１つを備えたソース領域及びドレイン領域（図示せず）を有している。図示されているとおり、各ゲート電極１４は、例えば熱により成長した二酸化ケイ素からなる底部層１６、二酸化ケイ素層１６上に形成された、ドープされた、低圧化学蒸着（ＬＰ ＣＶＤ）された 多結晶ケイ素の層１８、多結晶ケイ素 層１８上に形成された、化学蒸着されたケイ化タングステンの層２０及び窒化ケイ素の頂部層２１を含む。ゲートスタック（即ち層１６、１８、２０及び２１）の高さＨ’は、この場合には、約４０００Å〜５０００Åである。ゲートスタックの形成後に窒化ケイ素ライナー２２は、この構造体の表面上に化学蒸着されている。この場合には、窒化ケイ素ライナー２２は、約３００Åの厚さを有している。さらに、この場合にはゲート電極１４の長さ（Ｌ）（即ち窒化ケイ素ライナー２２の外側壁間のさしわたし）は、約１８００Åのオーダーであり、かつ隣接するゲート電極１４間の空き（Ｓ）（即ち窒化ケイ素ライナー２２に隣接する側壁間の距離）は、約１２００Åのオーダーである。
【００１１】
常用のフォトリソグラフィックエッチング法を使用することによる図１に示されたゲート電極１４のパターン化の後に、自己平坦化材料２４は、図２に示されているとおり、前記構造体の表面上でスピンされる。材料２４は、流動性酸化物である。一実施態様の場合には流動性酸化物は、例えばダウ−コーニング社(Dow-Corning, Midland, MI)によって製造及び販売されているハイドロジェンシルセスキオキサンガラス(hydrogensilsesquioxane glass)（ＦＯｘ物質）である。このような流動性酸化物材料２４がウェーハ上でスピンされる場合には、材料２４の自己平坦化しかつ下側の第１の部分２６は、ゲート電極１４の間を流れることによって隣接するゲート電極１４の間の間隙２８を充填し、かつ材料２４の上側の第２の部分２８は、ゲート電極１４の頂部及び隣接するゲート電極１４間の充填された間隙上に堆積されることによって図２に示されているような、実質的な平坦面部分３２を有する層３０が形成される。自己平坦化材料の厚さ（Ｔ）は、自己平坦化材料上のゲート層と導体層（図示せず）の間の絶縁を十分に提供している。一実施態様の場合にはＴは、約６０００Åのオーダーである。ゲートスタックが約４０００Åであるため、領域２８内の自己平坦化材料の厚さは、約２０００Åである。図５によれば、アルカリ金属イオンゲッタリングドーパント３６、例えばリンは、自己平坦化材料２４の上側の第２の部分２８として供給される。
【００１２】
図３は、自己平坦化材料の上側の第２の部分２８中のリンドーパント３６’を供給する一方法を示している。リンイオン３６’は、自己平坦化材料２４の上側の第２の部分２８中に注入される。ドープ量及びエネルギーレベルは、イオン３６’が上側の第２の部分２８中の深さ（Ｄ）に達して位置するように注入される。一実施態様の場合にはＤは、自己平坦化材料２４の上側の平坦な表面３２から約１０００Åのオーダーであり、かつドーパント濃度は、材料２４の約２〜６重量％である。有利にドーパント濃度は、材料２４の約２〜５重量％、さらに有利に材料２４の約２〜４重量％である。
【００１３】
一実施態様の場合にはイオン注入は、自己平坦化材料２４の硬化の前に行なわれる。注入イオンは、比較的高い温度でのアニーリングによって活性化される必要がある。通常、自己平坦化材料２４は、窒素雰囲気下で温度４００℃〜９００℃で約６０分間硬化される。従って硬化前のイオン注入は、有利に２つの目的、即ち材料の硬化及びイオンの活性化を達成する硬化の工程を使用する。
【００１４】
図４は、自己平坦化材料２４の上側の第２の部分２８中のリンドーパント３６を供給する別の方法を示している。図示されているとおり、リンドーパント３６を有する多結晶ケイ素（ポリ）の層４０は、自己平坦化材料２４の表面３２上に化学蒸着される。ドープされた多結晶ケイ素層４０は、自己平坦化材料の上側部分中の十分なドーピング濃度を提供するドーピング濃度を有する。一実施態様の場合にはポリのドーピング濃度は、少なくとも約１０20原子／ｃｍ3である。
【００１５】
ドープされたポリ層４０は、自己平坦化材料２４の上に、該材料２４の硬化前に堆積されることによって、硬化工程は、ドーパントの活性化に対して有利である。材料は、多結晶ケイ素層４０中のリンドーパント２６が自己平坦化材料２４の上側の第２の部分２８中にアウトディフュージョンすることを惹起するのに十分に硬化される。示されているとおり、ドーパントの濃度のピークは、自己平坦化材料２４の表面下約５００Å〜１０００Åである。一実施態様の場合には材料は、構造体を窒素雰囲気下で、真空でか大気中で温度約９００℃で約１時間ベークすることによって硬化される。次にドープされた多結晶ケイ素層４０は、選択的な反応性イオンエッチング（ＲＩＥ）によって除去される。
【００１６】
自己平坦化材料２４の上側の第２の部分２８中のリンドーパント３６を供給する別の方法は、自己平坦化材料２４をホスフィン環境中で硬化させることである。自己平坦化材料２４が構造体の表面上にスピンされた後に、構造体は、ホスフィン雰囲気を有する炉中に入れられる。構造体は、このような炉中で温度４００℃〜９００℃で６０分間のオーダーの時間ベークされる。ホスフィンガス中のリンは、自己平坦化材料２４の上側の第２の部分２８中に拡散する。ドーパントの濃度のピークは、自己平坦化材料の表面下約５００Å〜１０００Åである。
【００１７】
従って、上記の本発明による方法を用いて、不純物例えば、ナトリウムイオン又は他のアルカリ金属金属イオンは、硬化された自己平坦化材料２４の上側の第２の部分２８と接触するため、自己平坦化材料２４の上側の第２の部分２８中のリンドーパント３６は、アルカリ金属金属イオン不純物の効果を中和するために、ゲッタ物質として作用する。さらに図５に示された構造体は、例えば上側金属化層又は導電性相互接続線（図示せず）を形成する場合の引き続いてのフォトリソグラフィによる処理に要求されるのと同程度に著しく平担である。即ち、本発明によって、例えばゲート電極間の比較的小さな間隙は、引き続いてのフォトリソグラフィのための著しく平坦な表面を有する層で有利に充填される。さらに、リンドーパントによって、間隙充填材料中に入りうるアルカリ金属不純物イオンの不利な作用を除去するためのゲッタリングが提供される。さらにまた間隙を充填する材料、即ち間隙充填材料２４、この場合、実質的にこのような不純物は不含である、の誘電率は、相対的に低い誘電率（即ち３．０〜３．６のオーダー）を有しており、このことによって隣接するゲート電極間の電気的結合が減少される。
【００１８】
他の実施態様は、従属請求項に記載の趣旨及び範囲の内にある。例えば、他の流動性材料は、図１に示された構造体にスピン−オンされてもよい。従ってハイドロジェンシルセスキオキサンガラス（例えばＦＯｘ物質）が上記で使用されているため、減少された密度を有する他の自己平坦化かつ耐熱性のシリカ膜、例えばスピン−オンされたシリカエアロゲルは、使用することができる。さらに、自己平坦化材料は、このようなスピン堆積方法を使用することの代りの上記のスピン−オンされたガラス材料と類似の流動特性を有するガスデポジション方法(gaseous deposition process)を使用することによって成形されてもよい。ガスデポジションで使用することができるこのような材料は、ＰＭＴ−エレクトロテック社(PMT-Electrotech, Chatsworth, CA)によって販売されているフローフィル(Flowfill)材料である。
【図面の簡単な説明】
【図１】その上に複数のゲート電極が配置された半導体基板の断面図である。
【図２】本発明による方法による、半導体構造体の断面図である。
【図３】本発明による方法の一実施態様による、半導体構造体の断面図である。
【図４】本発明による方法の別の実施態様による、半導体構造体の断面図である。
【図５】本発明による方法の第３の実施態様による、半導体構造体の断面図である。
【発明の属する技術分野】
本発明は、一般に集積回路及び製造法ならびに特に改善された平坦性及びアルカリ金属金属イオンをゲッタリングする性質を有する構造体及び方法に関する。
【０００２】
【従来の技術】
従来技術で公知であるとおり、フォトリソグラフィを使用することによる半導体プロセスで小さい線幅のジオメトリーを形成する場合にはこのような方法で使用される種々のフォトリソグラフマスクのために極めて平坦な表面を提供することは、必要である。さらにダイナミックランダムアクセスメモリー（ＤＲＡＭｓ）の製造の場合には、複数のゲート電極は、もう片方の電極に隣接した状態で、それぞれ隣接する電極対の間の比較的小さい分離すなわち、間隙をもって形成されている。従って、隣接する電極間の結合を妨げるため、かつ続いてのフォトリソグラフィのために平坦な表面を提供するために、この間隙を適当な材料、有利に低い誘電率を有する材料で充填する必要がある。複数のゲート電極は、高アスペクト比トポグラフィを提供する。
【０００３】
１つの方法をもって、ゲート電極が形成された後に、窒化珪素の誘電性層が、上記表面に化学蒸着（ＣＶＤ）される。ＣＶＤされた窒化珪素は、コンフォーマルな堆積物であり、かつそれゆえに間隙は隣接するゲート電極構造体の間に残る。窒化珪素層が堆積された後のゲート電極構造体の間の間隙幅は、１２００Åのオーダーである。次にホウリンケイ酸ガラス(boron phosphorosilicate glass)ガラス（ＢＰＳＧ）の層が、間隙中に充填するために上記構造体に化学蒸着される。ＣＶＤされたＢＰＳＧは間隙を充填するためだけでなく、ＣＶＤされた窒化珪素層の頂部上にかつ充填された間隙上に拡がって４０００Å〜５０００Åのオーダーの厚さになるのに十分の厚さである。
【０００４】
公知技術水準で公知であるとおり、不純物例えば、ナトリウムイオン又は他のアルカリ金属金属イオンは、外部のＢＰＳＧ層と接触してもよい。しかしながらＢＰＳＧ層中のリンは、アルカリ金属金属イオン不純物の効果を中和するために、ゲッタ物質として作用する。さらに構造体は、さらに平坦な表面を形成するために加熱される。しかしながら、引き続いてのフォトリソグラフィ工程、この場合、例えば金属層がパターン化されて電導線にされる、のために必要とされる高い平坦度のために、かなり高出費の化学機械研磨（ＣＭＰ）が、必要な平坦度を有する表面を形成するために必要とされる。
【０００５】
【発明が解決しようとする課題】
本発明による課題は、従来技術における欠点が回避された半導体構造体の隣接するゲート電極の間の間隙の充填方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明は、間隙、例えば半導体構造体の隣接するゲート電極間の間隙の充填方法に関する。一実施態様の場合には自己平坦化材料は、構造体上に堆積される。このような材料の第１の部分は、間隙を充填するために、ゲート電極の間を流れ、かつ、このような材料の第２の部分は、実質的な平面の表面を有する層を形成するために、ゲート電極の頂部及び間隙の上に堆積される。ドーパント、この場合にはリン、は、自己平坦化材料の第２の部分として形成される。
【０００７】
本発明によれば、引き続いてのフォトリソグラフィのためにかなり小さな間隙が著しく平坦な表面を有する層で効果的に充填される。さらにリンドーパントは、間隙を充填する材料中に入りうるアルカリ金属金属不純物イオンの不利な作用を除去するためにゲッタリングを提供する。その上、間隙を充填する材料すなわち、間隙充填材の第１の部分、この場合、実質的にこのような不純物は不含である、の誘電率は、比較的低い誘電率を有しており、それによって隣接した電極の間で電気的結合を減少させている。
【０００８】
本発明の１つの特徴によれば、自己平坦化材料は、流動性材料である。リンドーパントは、例えば次の処理によって供給されてもよい：自己平坦化層の第２の部分中にリンイオンを注入しかつこのような材料を硬化させかつリンイオンを活性化させるために材料を加熱するか；リンによりドープされた層を自己平坦化材料の層上に堆積し、かつ材料を加熱することによってリンドーパントを自己平坦化材料の第２の部分中にアウトディフュージョンさせかつ自己平坦化材料を硬化させかつ堆積された層を選択的に除去するか；或いは、スピン−オンされた自己平坦化材料をホスフィン環境中で硬化させる。
【０００９】
本発明の他の特徴ならびに本発明自体は、図を伴ってなされた次の詳細な記載を参照することによってさらに十分に理解することができ、これら図１〜４は、本発明によって製造された半導体集積回路構造体の略図による横断面図であり、この場合、図１は、半導体基板の上に配置された複数のゲート電極を示しており、図２は、このような構造体がその表面上で自己平坦化材料をスピンさせ、このような材料の第１の部分がゲート電極の間を流れることによって間隙を充填しかつこのような材料の第２の部分がゲート電極の頂部及び充填された間隙の上で堆積されることによって実質的に平坦な表面を有した後の図１の構造体を示しており、；図３は、本発明の一実施態様による、自己平坦化材料の第２の部分中へのイオン注入を示しており、かつ図４は、本発明による別の実施態様による、自己平坦化層上に配置されたリンドーパントを含有するドープされた層を示している。図５は、図３による自己平坦化材料中に注入されたリンイオンをアニーリングした後か、図４の場合のリンによりドープされた層中のドーパントがアウトディフュージョンされた後か、又は本発明の第３の実施態様の場合の、自己平坦化材料がホスフィン環境中で硬化された後の、自己平坦化材料の第２の部分として形成されたリンドーパントを示している。
【００１０】
【実施例】
図１によれば、半導体基板１０、この場合シリコンウェーハ、がその上側表面上に複数のＭＯＳトランジスタ１２を形成させている。トランジスタ１２のそれぞれ１つが、示されていないソース領域及びドレイン領域を有している。トランジスタ１２のそれぞれは、ソース領域及びドレイン領域のそれぞれの間に配置された複数のゲート電極１４のうちの適当な１つを備えたソース領域及びドレイン領域（図示せず）を有している。図示されているとおり、各ゲート電極１４は、例えば熱により成長した二酸化ケイ素からなる底部層１６、二酸化ケイ素層１６上に形成された、ドープされた、低圧化学蒸着（ＬＰ ＣＶＤ）された 多結晶ケイ素の層１８、多結晶ケイ素 層１８上に形成された、化学蒸着されたケイ化タングステンの層２０及び窒化ケイ素の頂部層２１を含む。ゲートスタック（即ち層１６、１８、２０及び２１）の高さＨ’は、この場合には、約４０００Å〜５０００Åである。ゲートスタックの形成後に窒化ケイ素ライナー２２は、この構造体の表面上に化学蒸着されている。この場合には、窒化ケイ素ライナー２２は、約３００Åの厚さを有している。さらに、この場合にはゲート電極１４の長さ（Ｌ）（即ち窒化ケイ素ライナー２２の外側壁間のさしわたし）は、約１８００Åのオーダーであり、かつ隣接するゲート電極１４間の空き（Ｓ）（即ち窒化ケイ素ライナー２２に隣接する側壁間の距離）は、約１２００Åのオーダーである。
【００１１】
常用のフォトリソグラフィックエッチング法を使用することによる図１に示されたゲート電極１４のパターン化の後に、自己平坦化材料２４は、図２に示されているとおり、前記構造体の表面上でスピンされる。材料２４は、流動性酸化物である。一実施態様の場合には流動性酸化物は、例えばダウ−コーニング社(Dow-Corning, Midland, MI)によって製造及び販売されているハイドロジェンシルセスキオキサンガラス(hydrogensilsesquioxane glass)（ＦＯｘ物質）である。このような流動性酸化物材料２４がウェーハ上でスピンされる場合には、材料２４の自己平坦化しかつ下側の第１の部分２６は、ゲート電極１４の間を流れることによって隣接するゲート電極１４の間の間隙２８を充填し、かつ材料２４の上側の第２の部分２８は、ゲート電極１４の頂部及び隣接するゲート電極１４間の充填された間隙上に堆積されることによって図２に示されているような、実質的な平坦面部分３２を有する層３０が形成される。自己平坦化材料の厚さ（Ｔ）は、自己平坦化材料上のゲート層と導体層（図示せず）の間の絶縁を十分に提供している。一実施態様の場合にはＴは、約６０００Åのオーダーである。ゲートスタックが約４０００Åであるため、領域２８内の自己平坦化材料の厚さは、約２０００Åである。図５によれば、アルカリ金属イオンゲッタリングドーパント３６、例えばリンは、自己平坦化材料２４の上側の第２の部分２８として供給される。
【００１２】
図３は、自己平坦化材料の上側の第２の部分２８中のリンドーパント３６’を供給する一方法を示している。リンイオン３６’は、自己平坦化材料２４の上側の第２の部分２８中に注入される。ドープ量及びエネルギーレベルは、イオン３６’が上側の第２の部分２８中の深さ（Ｄ）に達して位置するように注入される。一実施態様の場合にはＤは、自己平坦化材料２４の上側の平坦な表面３２から約１０００Åのオーダーであり、かつドーパント濃度は、材料２４の約２〜６重量％である。有利にドーパント濃度は、材料２４の約２〜５重量％、さらに有利に材料２４の約２〜４重量％である。
【００１３】
一実施態様の場合にはイオン注入は、自己平坦化材料２４の硬化の前に行なわれる。注入イオンは、比較的高い温度でのアニーリングによって活性化される必要がある。通常、自己平坦化材料２４は、窒素雰囲気下で温度４００℃〜９００℃で約６０分間硬化される。従って硬化前のイオン注入は、有利に２つの目的、即ち材料の硬化及びイオンの活性化を達成する硬化の工程を使用する。
【００１４】
図４は、自己平坦化材料２４の上側の第２の部分２８中のリンドーパント３６を供給する別の方法を示している。図示されているとおり、リンドーパント３６を有する多結晶ケイ素（ポリ）の層４０は、自己平坦化材料２４の表面３２上に化学蒸着される。ドープされた多結晶ケイ素層４０は、自己平坦化材料の上側部分中の十分なドーピング濃度を提供するドーピング濃度を有する。一実施態様の場合にはポリのドーピング濃度は、少なくとも約１０20原子／ｃｍ3である。
【００１５】
ドープされたポリ層４０は、自己平坦化材料２４の上に、該材料２４の硬化前に堆積されることによって、硬化工程は、ドーパントの活性化に対して有利である。材料は、多結晶ケイ素層４０中のリンドーパント２６が自己平坦化材料２４の上側の第２の部分２８中にアウトディフュージョンすることを惹起するのに十分に硬化される。示されているとおり、ドーパントの濃度のピークは、自己平坦化材料２４の表面下約５００Å〜１０００Åである。一実施態様の場合には材料は、構造体を窒素雰囲気下で、真空でか大気中で温度約９００℃で約１時間ベークすることによって硬化される。次にドープされた多結晶ケイ素層４０は、選択的な反応性イオンエッチング（ＲＩＥ）によって除去される。
【００１６】
自己平坦化材料２４の上側の第２の部分２８中のリンドーパント３６を供給する別の方法は、自己平坦化材料２４をホスフィン環境中で硬化させることである。自己平坦化材料２４が構造体の表面上にスピンされた後に、構造体は、ホスフィン雰囲気を有する炉中に入れられる。構造体は、このような炉中で温度４００℃〜９００℃で６０分間のオーダーの時間ベークされる。ホスフィンガス中のリンは、自己平坦化材料２４の上側の第２の部分２８中に拡散する。ドーパントの濃度のピークは、自己平坦化材料の表面下約５００Å〜１０００Åである。
【００１７】
従って、上記の本発明による方法を用いて、不純物例えば、ナトリウムイオン又は他のアルカリ金属金属イオンは、硬化された自己平坦化材料２４の上側の第２の部分２８と接触するため、自己平坦化材料２４の上側の第２の部分２８中のリンドーパント３６は、アルカリ金属金属イオン不純物の効果を中和するために、ゲッタ物質として作用する。さらに図５に示された構造体は、例えば上側金属化層又は導電性相互接続線（図示せず）を形成する場合の引き続いてのフォトリソグラフィによる処理に要求されるのと同程度に著しく平担である。即ち、本発明によって、例えばゲート電極間の比較的小さな間隙は、引き続いてのフォトリソグラフィのための著しく平坦な表面を有する層で有利に充填される。さらに、リンドーパントによって、間隙充填材料中に入りうるアルカリ金属不純物イオンの不利な作用を除去するためのゲッタリングが提供される。さらにまた間隙を充填する材料、即ち間隙充填材料２４、この場合、実質的にこのような不純物は不含である、の誘電率は、相対的に低い誘電率（即ち３．０〜３．６のオーダー）を有しており、このことによって隣接するゲート電極間の電気的結合が減少される。
【００１８】
他の実施態様は、従属請求項に記載の趣旨及び範囲の内にある。例えば、他の流動性材料は、図１に示された構造体にスピン−オンされてもよい。従ってハイドロジェンシルセスキオキサンガラス（例えばＦＯｘ物質）が上記で使用されているため、減少された密度を有する他の自己平坦化かつ耐熱性のシリカ膜、例えばスピン−オンされたシリカエアロゲルは、使用することができる。さらに、自己平坦化材料は、このようなスピン堆積方法を使用することの代りの上記のスピン−オンされたガラス材料と類似の流動特性を有するガスデポジション方法(gaseous deposition process)を使用することによって成形されてもよい。ガスデポジションで使用することができるこのような材料は、ＰＭＴ−エレクトロテック社(PMT-Electrotech, Chatsworth, CA)によって販売されているフローフィル(Flowfill)材料である。
【図面の簡単な説明】
【図１】その上に複数のゲート電極が配置された半導体基板の断面図である。
【図２】本発明による方法による、半導体構造体の断面図である。
【図３】本発明による方法の一実施態様による、半導体構造体の断面図である。
【図４】本発明による方法の別の実施態様による、半導体構造体の断面図である。
【図５】本発明による方法の第３の実施態様による、半導体構造体の断面図である。
Claims (6)
- 半導体構造体の隣接するゲート電極間の間隙の充填方法において、
該方法が
自己平坦化材料を構造体上に堆積し、この際このような材料の第１の部分がゲート電極の間を流れることによって間隙を充填しかつこのような材料の第２の部分がゲート電極の頂部及び充填された間隙の上で堆積されることによって実質的に平坦な表面を有する層を形成する工程；
ドープ量及びエネルギーレベルを調節して自己平坦化層の第２の部分中にのみ、自己平坦化層の表面から１０００Åのオーダーの深さに達するまで、自己平坦化材料の２〜６重量％のドーパント濃度でリンイオンを注入する工程；および
このような材料を硬化させかつリンイオンを活性化させるために材料を加熱する工程を含むことを特徴とする、半導体構造体の隣接するゲート電極の間の間隙の充填方法。 - 自己平坦化材料が流動性材料である、請求項１記載の方法。
- 流動性材料が酸化物である、請求項２記載の方法。
- 流動性材料を構造体上にスピンする、請求項１から３までのいずれか１項に記載の方法。
- 流動性材料を構造体上にガスデポジションを使用することによって堆積する、請求項１から３までのいずれか１項に記載の方法。
- 流動性材料がハイドロジェンシルセスキオキサンガラスである、請求項４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/846925 | 1997-04-30 | ||
| US08/846,925 US6492282B1 (en) | 1997-04-30 | 1997-04-30 | Integrated circuits and manufacturing methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335323A JPH10335323A (ja) | 1998-12-18 |
| JP4047447B2 true JP4047447B2 (ja) | 2008-02-13 |
Family
ID=25299328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12090398A Expired - Fee Related JP4047447B2 (ja) | 1997-04-30 | 1998-04-30 | 半導体構造体の隣接するゲート電極の間の間隙の充填方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6492282B1 (ja) |
| EP (1) | EP0875929A3 (ja) |
| JP (1) | JP4047447B2 (ja) |
| KR (1) | KR100515723B1 (ja) |
| CN (1) | CN1118091C (ja) |
| TW (1) | TW406307B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348706B1 (en) * | 2000-03-20 | 2002-02-19 | Micron Technology, Inc. | Method to form etch and/or CMP stop layers |
| US7265066B2 (en) * | 2005-03-29 | 2007-09-04 | Tokyo Electron, Ltd. | Method and system for increasing tensile stress in a thin film using collimated electromagnetic radiation |
| US7981483B2 (en) * | 2007-09-27 | 2011-07-19 | Tel Epion Inc. | Method to improve electrical leakage performance and to minimize electromigration in semiconductor devices |
| US8192805B2 (en) | 2007-09-27 | 2012-06-05 | Tel Epion Inc. | Method to improve electrical leakage performance and to minimize electromigration in semiconductor devices |
| CN101834224B (zh) * | 2010-03-26 | 2011-06-15 | 浙江大学 | 一种用于太阳电池制造的硅片快速热处理磷扩散吸杂工艺 |
| US9231067B2 (en) | 2014-02-26 | 2016-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and fabricating method thereof |
| US9293459B1 (en) | 2014-09-30 | 2016-03-22 | International Business Machines Corporation | Method and structure for improving finFET with epitaxy source/drain |
| CN107706181A (zh) * | 2017-10-27 | 2018-02-16 | 睿力集成电路有限公司 | 高深宽比结构、电容器结构、半导体存储器件及制备方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575545B2 (ja) * | 1990-07-05 | 1997-01-29 | 株式会社東芝 | 半導体装置の製造方法 |
| US5268333A (en) * | 1990-12-19 | 1993-12-07 | Samsung Electronics Co., Ltd. | Method of reflowing a semiconductor device |
| JP2538722B2 (ja) * | 1991-06-20 | 1996-10-02 | 株式会社半導体プロセス研究所 | 半導体装置の製造方法 |
| JPH05243223A (ja) * | 1992-02-28 | 1993-09-21 | Fujitsu Ltd | 集積回路装置の製造方法 |
| EP0560617A3 (en) * | 1992-03-13 | 1993-11-24 | Kawasaki Steel Co | Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same |
| US5455205A (en) * | 1992-03-25 | 1995-10-03 | Matsushita Electric Industrial Co., Ltd. | Method of producing semiconductor device |
| JP3214186B2 (ja) * | 1993-10-07 | 2001-10-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5478758A (en) * | 1994-06-03 | 1995-12-26 | At&T Corp. | Method of making a getterer for multi-layer wafers |
| US5656555A (en) * | 1995-02-17 | 1997-08-12 | Texas Instruments Incorporated | Modified hydrogen silsesquioxane spin-on glass |
| US5496776A (en) | 1995-04-27 | 1996-03-05 | United Microelectronics Corporation | Spin-on-glass planarization process with ion implantation |
| US5616513A (en) * | 1995-06-01 | 1997-04-01 | International Business Machines Corporation | Shallow trench isolation with self aligned PSG layer |
| JPH09167765A (ja) * | 1995-08-01 | 1997-06-24 | Texas Instr Inc <Ti> | 絶縁層およびこれを形成する方法 |
| US5795820A (en) * | 1996-07-01 | 1998-08-18 | Advanced Micro Devices | Method for simplifying the manufacture of an interlayer dielectric stack |
-
1997
- 1997-04-30 US US08/846,925 patent/US6492282B1/en not_active Expired - Lifetime
-
1998
- 1998-03-21 EP EP98105150A patent/EP0875929A3/en not_active Ceased
- 1998-03-25 TW TW087104482A patent/TW406307B/zh not_active IP Right Cessation
- 1998-04-29 CN CN98107766A patent/CN1118091C/zh not_active Expired - Fee Related
- 1998-04-30 JP JP12090398A patent/JP4047447B2/ja not_active Expired - Fee Related
- 1998-04-30 KR KR10-1998-0015450A patent/KR100515723B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW406307B (en) | 2000-09-21 |
| KR100515723B1 (ko) | 2005-12-08 |
| KR19980081850A (ko) | 1998-11-25 |
| JPH10335323A (ja) | 1998-12-18 |
| EP0875929A3 (en) | 2000-08-02 |
| CN1208956A (zh) | 1999-02-24 |
| EP0875929A2 (en) | 1998-11-04 |
| US6492282B1 (en) | 2002-12-10 |
| CN1118091C (zh) | 2003-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5902127A (en) | Methods for forming isolation trenches including doped silicon oxide | |
| US6385020B1 (en) | Methods of forming HSG capacitors from nonuniformly doped amorphous silicon layers and HSG capacitors formed thereby | |
| CN100565818C (zh) | 能防止湿式清洁过程导致之损坏的半导体装置的制造方法 | |
| JPH02304947A (ja) | 半導体デバイスの製造方法 | |
| TWI282141B (en) | Semiconductor device and manufacturing method thereof | |
| US6933228B2 (en) | Method of manufacturing of contact plug in a contact hole on a silicon substrate | |
| US6791138B2 (en) | Use of atomic oxygen process for improved barrier layer | |
| US20050048766A1 (en) | Method for fabricating a conductive plug in integrated circuit | |
| JP4047447B2 (ja) | 半導体構造体の隣接するゲート電極の間の間隙の充填方法 | |
| US6489252B2 (en) | Method of forming a spin-on-glass insulation layer | |
| JP3771048B2 (ja) | 半導体構造体の平坦化方法及び半導体構造体の隣接するゲート電極間の間隙の充填方法 | |
| US6822333B1 (en) | Methods of filling constrained spaces with insulating materials and/or of forming contact holes and/or contacts in an integrated circuit | |
| US20040108524A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2004165533A (ja) | 半導体装置の製造方法 | |
| KR0125782B1 (ko) | 금속배선형성을 위한 평탄화방법 | |
| KR100376258B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| US5973385A (en) | Method for suppressing pattern distortion associated with BPSG reflow and integrated circuit chip formed thereby | |
| JP3996510B2 (ja) | 半導体装置の製造方法 | |
| KR940009350B1 (ko) | 반도체장치의 제조방법 | |
| JPH11330360A (ja) | 半導体装置の製造方法 | |
| JP3233217B2 (ja) | 半導体装置の製造方法 | |
| JP2007110128A (ja) | プレメタル誘電体を含む半導体構造および半導体構造にプレメタル誘電体を形成する形成方法 | |
| JPH05102145A (ja) | ポリシリコン配線の形成方法 | |
| Widmann et al. | Film technology | |
| JPH06302682A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040624 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060915 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061213 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131130 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |