CN100565818C - 能防止湿式清洁过程导致之损坏的半导体装置的制造方法 - Google Patents

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Abstract

本发明公开一种半导体装置的制造方法，其能够防止层间绝缘层在湿式清洗过程期间受到损坏。具体地，该方法包含下列步骤：在基板上形成许多导电结构；然后在许多导电结构上形成蚀刻停止层和可流动绝缘层；在可流动绝缘层上形成光刻胶图案；通过使用光刻胶图案当作蚀刻掩模，蚀刻可流动绝缘层，而形成许多接触孔洞，因此会暴露出部分的蚀刻停止层；在接触孔洞上形成至少一个障壁层；移除该至少一个障壁层和位于接触孔洞的各个底部的蚀刻停止层，因此暴露出基板；及清洗接触孔洞。

Description

能防止湿式清洁过程导致之损坏的半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法；尤其是使用自行对准接触法制备半导体装置的方法。
背景技术
大规模集成化的趋势导致需要在有限的单元区域内密集形成半导体装置。因此，半导体装置的单位装置的尺寸，例如，晶体管和电容器，已逐渐减小。尤其是在动态随机存取内存(DRAM)装置中，随着设计规则朝向最小化发展，在单元区域内形成的单位装置的尺寸已被减小。例如，目前形成的DRAM装置的最小线宽小于0.1μm，而且经常具有小于80nm的线宽。因此，应用传统的制造方法有许多困难。
在将使用具有193nm波长的ArF光源的光刻法应用到具有小于80nm线宽的半导体装置的案例中，需要发展另一种方法，以防止光刻胶在用以精确形成图案和垂直蚀刻纵深的蚀刻过程中发生变形。
同时，半导体装置的集成程度的进步致使装置元件要以堆栈方式形成。接触插头(contact plug)或基座(pad)是堆栈结构的一个范例。
对于插头而言，因为平台插头接触(LPC)具有在最小面积中达到宽接触的底部部分，并具有比底部部分宽以增加接触边限的顶部部分，所以其常被使用。
形成LPC需要使用自行对准接触(SAC)蚀刻方法。SAC蚀刻方法是一种藉由沿着具有特定蚀刻选择比的底部结构进行蚀刻过程，形成接触的方法。一般而言，SAC蚀刻方法使用介于氮化物和氧化物之间的蚀刻选择比。
最近大规模集成化和设计规则最小化的趋势是使诸如栅极等导电图案之间的距离减小，但是，导电图案的厚度反而增加。结果，表示导电图案的高度对导电图案的宽度之比的纵横比(aspect ratio)就逐渐增加。
因此，需要发展一种方法，用以填满在具有高纵横比的导电图案间所产生的空白空间。例如，为此采用硼磷硅酸盐玻璃(BPSG)，因为BPSG具有良好的空隙填充特性。但是，因为BPSG需要在高于800℃的温度下作高热流动方法，所以产生BPSG扩散进入横向侧面的问题。
用于解决上述问题的改进方法之一是采用可流动绝缘层的流动填充方法。可流动绝缘层的例子是预先(advanced)平坦化层(APL)和又称为旋涂电介质(SOD)层的旋涂玻璃(SOG)层。
对于SOG层而言，基本上是要通过在600℃至700℃的温度范围的固化方法使SOG层致密化。但是SOG层的底部部分并未完全致密化，因此很容易受到接触形成方法之后所进行的湿式清洗方法的影响。
此问题将参考附图详细说明。
图1A和图1B为在SAC蚀刻方法之后，比较所得到的各个传统BPSG层和传统SOG层的剖面扫描电子显微镜(SEM)照片。
具体地，图1A为作为第一层间绝缘层ILD1而形成的BPSG层的剖面图，而图1B为作为第二层间绝缘层ILD2而形成的SOG层的剖面图。此外，图1A和图1B也分别图示了SAC蚀刻方法之后所形成的接触孔洞C1和C2。
图2A和图2B为比较在SAC蚀刻方法之后又进行湿式清洗过程后，传统BPSG层和传统SOG层的横截面SEM照片。
具体地，图2A为图1A的传统BPSG层沿着直线A-A′所得到的横截面图。如图所示，在经历过使用缓冲的氧化蚀刻液(BOE)的湿式清洗方法之后，并没有观察到作为第一层间绝缘层ILD1的BPSG层有损伤。在此，在SAC蚀刻过程之后跟随着湿式清洗过程，以确保接触底面积的临界尺寸(CD)和移除蚀刻残留物。
图2B为图1B的传统SOG层沿着线B-B′所得到的横截面图。如图所示，在经历过湿式清洗过程之后，因为底部部分并未完全密化，所以只有部分固化的第二层间绝缘层ILD2，即SOG层，的底部部分很容易受到损伤。附图标记A表示在经历湿式清洗过程之后所产生的损伤。但是，SOG层的顶部部分几乎原封不动。可以完全固化的SOG层的厚度T为4000
Figure C20041007826500061
图3A和图3B为比较在拴形成过程之后所得到的传统BPSG层和传统SOG层的剖面SEM照片。
具体地，图3A为用作第一层间绝缘层ILD1的传统BPSG层的剖面图。导电层，如多晶硅层，被沉积在包含通过蚀刻层间绝缘层ILD1形成的接触孔洞的基板结构上，然后施以化学机械研磨(CMP)方法。根据此CMP方法，会形成许多栓P1。如果采用BPSG层作为第一层间绝缘层ILD1，因为第一层间绝缘层ILD1不会受到湿式清洗过程的影响，所以没有栓P1之间短路和绝缘性质退化的问题。
图3B为用作第二层间绝缘层ILD2的传统SOG层的剖面图。如图所示，第二层间绝缘层ILD2，即SOG层，的底部部分会因湿式清洗过程而受到损伤，而此第二层间绝缘层ILD2的底部部分的损伤部分，会使位于栓P2之间的第二层间绝缘层ILD2的绝缘性质退化。若此损伤变得更严重，则栓P2之间会有短路的问题。
因此，因为受限于增加到某厚度的SOG层的固化会产生致密化差异，所以有必要发展一种方法，用以防止层间绝缘层，如SOG层，因湿式清洗过程而受到损伤。
发明内容
因此，本发明的目的是提供一种半导体装置的制造方法，其能够防止层间绝缘层在经历湿式清洗过程时受到损伤，此损伤是由于施以固化方法的SOG层会因厚度而产生密度差异。
根据本发明的一个方面，本发明提供一种半导体装置的制造方法，其中包含下列步骤：在基板上形成许多导电结构；然后在许多导电结构上形成蚀刻停止层和可流动绝缘层；在可流动绝缘层上形成光刻胶图案；藉由使用光刻胶图案作为蚀刻掩模，蚀刻可流动绝缘层，而形成许多接触孔洞，因此会暴露出部分的蚀刻停止层；在接触孔洞上形成至少一个障壁层；移除该至少一个障壁层和位于接触孔洞的各底部的蚀刻停止层，因此暴露出基板；及清洗接触孔洞。
附图说明
图1A为在自行对准接触(SAC)蚀刻过程之后，所得到的传统硼磷硅酸盐玻璃(BPSG)层的剖面扫描电子显微镜(SEM)照片。
图1B为在SAC蚀刻过程之后所得到的传统旋涂玻璃(SOG)层的剖面SEM照片。
图2A为在SAC蚀刻过程和湿式清洗过程之后所得到的传统BPSG层的横截面SEM照片。
图2B为在SAC蚀刻过程和湿式清洗过程之后所得到的传统SOG层的横截面SEM照片。
图3A为在拴形成过程后所得到的传统BPSG层的剖面SEM照片。
图3B为在拴形成过程后所得到的传统SOG层的剖面SEM照片。
图4为根据本发明优选实施例，在用以形成平台拴接触的SAC蚀刻过程之后所得到的半导体装置的布局图。
图5A图到图5E为根据本发明优选实施例，用以形成半导体装置的方法的横截面图。
具体实施方式
下面，将参照附图详细说明根据本发明优选实施例的半导体装置制造方法，其能够防止因湿式清洗过程所造成的损伤。
图4为在自行对准接触(SAC)蚀刻方法之后所得到的半导体装置的布局图。
如图所示，有许多栅极G1至G5以均匀的距离排列。在与栅极结构G1至G5相交的方向上，通过以T形排列的一组接触孔洞C1至C17，形成许多T型平台栓LP1至LP7。在此，从LP1至LP7的附图标记分别表示第一到第七平台栓(landing plug)。第一到第七平台栓LP1至LP7的每一个都包含了3个接触孔洞。例如，在第一平台栓LP1中，用于储存节点接触的接触孔洞以C1和C4表示，而用于位线接触的接触孔洞以C13表示。换言之，附图标记C1至C12表示用于储存节点接触的接触孔洞，而附图标记C13至C17表示用于位线接触的接触孔洞。
同时，虽然没有图示，但是层间绝缘层形在位于第一至第七平台栓LP1至LP7的每两个之间的栅极结构G1至G5上形成。
下面，将参照沿着图4的线A-A′和线B-B′的方向所得到的横截面图图5A至图5E，详细说明用以形成半导体装置的方法。
图5A至图5E是说明根据本发明优选实施例的半导体装置制造方法的横截面图。虽然本发明的优选实施例中示例的是用以形成平台栓接触的接触孔洞，但是可以采用此接触孔洞来形成金属导线接触、位线接触或接触杂质结区域如源极/漏极结之电容器的储存节点接触，及用以形成接触垫的其它方法。此外，栅极结构G1到G5采用相同的参考符号。
参考第5A图，藉由在提供各种不同的装置构件之基板50上堆栈栅极硬掩模53、栅极导电层52和栅极绝缘层51，形成许多栅极结构G2到G5。
栅极绝缘层51系由氧化物系材料制成的，如二氧化硅。栅极导电层52系由选自多晶硅、钨(W)、氮化钨(WNx)、硅化钨(WSix)的材料制成的。此外，也可能藉由使用这些列出的材料之组合材料形成栅极导电层52。
栅极硬掩模53用于在通过蚀刻后续将要形成的层间绝缘层形成接触孔洞之方法期间，防止栅极导电层52受到损害。因此，栅极硬掩模53系由对层间绝缘层具有特定蚀刻选择比之材料制成的。例如，若层间绝缘层系由氧化物系材料制成的，则栅极硬掩模53系由氮化物系材料制成的，如氮化硅(SiN)或氮氧化硅(SiON)。若层间绝缘层系由聚合物系低介电材料制成的，则栅极硬掩模53系由氧化物系材料制成的。
虽然并未图示，但是在栅极结构G2到G5的每两个之间的基板50，形成杂质扩散区，如源极/漏极结。
在此特别说明杂质扩散区的形成，首先，透过对准栅极结构G2到G5进行离子注入过程，先将杂质注入基板50。在栅极结构G2到G5的侧壁上形成许多间隔层。然后，进行另一离子注入方法，形成轻掺杂漏极(LDD)结构。在此，更详细说明用于形成LDD结构和杂质扩散区之各个离子注入过程，而省略说明间隔层形成方法。
然后，在以上所得的结构之整个表面上，形成蚀刻停止层54。在此，蚀刻停止层54起到防止基板50在后续的SAC蚀刻方法期间受到损伤作的作用。此时，最好沿着包含栅极结构G2到G5之纵深形成蚀刻停止层54。此外，蚀刻停止层54系由氮化物系材料制成的，如氮化硅或氮氧化硅。
但是，每一个栅极结构G2到G5都具有很大的纵横比，所以要在栅极结构G2到G5之间形成的材料的空隙填充特性就会变差。因此，采用可流动绝缘层55，以改善要在栅极结构G2到G5之间的蚀刻停止层54上形成的材料的空隙填充特性。可流动绝缘层55可以是旋涂玻璃(SOG)层或预先平坦化层(APL)。
在采用SOG层当作可流动绝缘层55之案例中，SOD层典型使用具有分子重量范围约为1000amu到10,000amu之硅氮烷(silazane)系材料。硅氮烷具有-(SiR1R2R3)n-的结构式，而且分成官能团R1、R2和R3都是氢的全氢聚硅氮烷，及官能团R1、R2和R3是各个有机原子团，如具有约1到8个碳之烷基、芳基和羟基，之有机聚硅氮烷。
此外，将一定重量百分比的聚硅氮烷含在有机溶剂中，如二丁醚、甲苯或二甲苯，也可以用作涂布材料。一般而言，通常被称为聚硅氮烷之SOG，较之硅氧烷系材料，如硅酸盐和硅倍半氧烷，可应用于高热处理。因此，上述SOG可能可以安全地应用固化方法，以改善对湿法蚀刻/清洗方法的容许度。此外，与氢倍半硅氧烷相比，制造方法可以更容易地应用于SOG层。
SOG层的厚度可以通过改变溶解在聚硅氮烷溶液中之固体重量比和涂布方法所使用之旋布机的速度控制。例如，将旋布机的转数控制在每分钟数百到数千转之下，涂布约含20％重量之固体聚硅氮烷的二丁醚溶液，直到得到SOG层的厚度约为5000
Figure C20041007826500101
在涂布聚硅氮烷之后，透过烘烤方法除去溶剂。烘烤方法系在温度范围约从80℃到350℃下进行的预烤方法，在温度约为400℃下进行的硬烤其中之一，或其组合。此外，烘烤方法使二甲苯和其它组成，如氮和氢，以气态自SOG层排出。
在约700℃之温度下进行热处理约10到60分钟，以排出其它成份，然后，在约600℃到700℃的温度范围下进行用来形成氧化硅层的固化过程约10分钟到1小时。在此，固化方法是通过供应蒸气在氧化环境下进行的，因此，使得涂布的聚硅氮烷的除了硅以外之有机成份和其它成份排出，然后藉由供应的氧形成氧化硅层。重复此固化方法至少1到2次以上。此时，环境气体的实例水(H2O)、氧气(O2)、氮气(N2)、氢气(H2)和一氧化二氮(N2O)，这些气体可以单独使用或者组合使用。
在使用APL层作为可流动绝缘层55的情况下，APL层是以三个不同的步骤形成。此时，使用硅烷(SiH4)和过氧化氢(H2O2)当作源气体。
在形成APL层的第一步骤中，用等离子体处理基板结构的底部部分，以增进APL层的附着性和流动特性。此时，此等离子体处理是在供应N2O气体或N2气体之等离子体辅助化学气相沉积(PECVD)腔体中进行。此外，PECVD腔体压力保持在约400mTorr，而功率约为500W。
在第二步骤中，根据APL层的空隙填充和自行平坦化特性，在基板结构上沉积APL层。此沉积方法是在使用SiH4和H2O2的源气体的低压(LP)-CVD腔体中进行。这些源气体彼此相互反应形成APL层，其中一组氢被附着在氧化硅中。此反应式如下：
SiH4+H2O2→Si(OH)4→SiOxHy      (式1)
在第三步骤中，在SiH4、N2O和/或N2的气氛中执行炉管退火方法，以便从氧化硅中除去该组氢，因此完成APL层的形成。
参考图5B，通过进行旋涂法，在以上所得的结构上涂布光刻胶。通过采用光刻装置，如KrF、ArF或F2装置，和用以限定接触孔洞宽度的预定网格(未示出)，选择性曝光光刻胶的预定部分。之后，进行显影方法，使曝光部分或未曝光部分保留下来，然后进行清洗过程，以移除蚀刻残留物。在曝光和显影方法之后，形成用以形成平台栓接触(LPC)之光刻胶图案56。
在形成光刻胶图案56之前，可以在可流动绝缘层上形成抗反射涂层(ARC)。ARC层可以防止由于可流动绝缘层的高反射率所造成之散射，导致形成不想要的图案，以改善光刻胶图案56与可流动绝缘层之黏着性。ARC层系由具有和光刻胶图案56类似蚀刻特性之有机系材料制成的。
在可流动绝缘层和光刻胶图案56之间，或在可流动绝缘层和ARC层之间，也可以形成硬掩模。此时，硬掩模可以由如氮化物系绝缘材料之材料，或如钨和多晶硅之导电材料制成。
然后，通过使用光刻胶图案56当作蚀刻掩模，执行SAC蚀刻方法，蚀刻可流动绝缘层，因而得到制成图案的可流动绝缘层55A。由此SAC蚀刻过程，形成暴露位在栅极结构G2到G5的每两个之间的预定部分的许多接触孔洞57。此时，通过采用SAC蚀刻方法之典型配方得到制成图案的可流动绝缘层55A。换言之，主要是与额外的承载气体，如He、Ne或Ar，一起使用如CF4、C4F6、C4F8、CH2F2或C5F8这样的气体。在SAC蚀刻方法之后，移除光刻胶图案56。
参考第5C图，通过采用具有较差台阶(step)覆盖特性的等离子体辅助式化学气相沉积(PECVD)，在上述结果的结构上，形成由氮化物系材料制成的第一障壁层58和由氧化物系材料制成的第二障壁层59。此时，沉积的第一障壁层58和第二障壁层59，在接触孔洞57底部部分的厚度薄于在栅极结构G2到G5顶部部分的厚度。在此，形成之第一障壁层58具有范围约从20
Figure C20041007826500111
到50之厚度。
参考第5D图，将示于第5C图的蚀刻停止层54、第一障壁层58和第二障壁层59经过连续的整体蚀刻方法，直到位于栅极结构G2到G5的每两个之间的基板50的杂质扩散区暴露出来。在整体蚀刻过程期间，位于接触孔洞57的每一个底部部分的蚀刻停止层54的第一障壁层58被移除，因此得到剩余的蚀刻停止层54A和剩余的第一障壁层58A。
特别地，位于栅极结构G2到G5的每一侧侧壁上的剩余蚀刻停止层54A和剩余第一障壁层58A的部分，都会变成栅极结构G2到G5的间隔层。此外，在掩盖蚀刻(blanket etch)过程之后剩余的第二障壁层以参考数字59A表示。
在掩盖蚀刻过程之后，使用清洗溶液，如缓冲的氧化物蚀刻液(BOE)和氢氟酸(HF)，进行湿式清洗过程，以移除SAC蚀刻过程和掩盖蚀刻过程之后剩余的蚀刻残留物，及确保接触孔洞57的每一个底部部分之临界尺寸(CD)。此时，最好使用约以50到500份水比1份HF的比例用水稀释的HF溶液。
但是，因为剩余第一障壁层58A和剩余第二障壁层59A覆盖制成图案的可流动绝缘层55A之侧壁和顶部部分，所以在上述之湿式清洗过程期间，不会损伤制成图案的可流动绝缘层55A。
参考第5E图，将用以形成多个栓的导电材料完全填入接触孔洞57，然后进行化学机械研磨(CMP)方法，直到暴露出每一个栅极硬掩模53。在CMP方法之后，形成许多栓60，其可以电连接各个杂质扩散区。
在进行CMP方法之前，要对用以形成栓60之导电材料施以回余蚀刻(etch-back)，以减缓装置构件在单元区域和外围电路区域之间的高度差，使CMP方法可以很容易应用。
导电材料典型为多晶硅，而且可以在其上堆栈障壁金属层，如钛(Ti)和氮化钛(TiN)。其也有可能会采用钨(W)当作导电材料。最近，选择性外延成长(SEG)法也常被用以形成栓60。
根据本发明之优选实施例，先对由SOG层制成的可流动层间绝缘层进行SAC蚀刻方法，或形成APL层，然后在通过采用提供较差台阶覆盖特性的沉积法，如PECVD，形成第一和第二障壁层之后，移除蚀刻停止层。之后，进行湿式清洗过程，以完成接触开口过程。
根据本发明之优选实施例，因为可流动层间绝缘层的侧壁和顶部部分用第一和第二障壁层覆盖，所以可以防止可流动层间绝缘层在经历湿式清洗过程时受到损伤。结果，可以减少不良品的产生，还可改善半导体装置的产率。
虽然本发明之优选实施例以使用T型光刻胶图案之SAC蚀刻方法举例说明，但是SAC蚀刻方法仍有可能使用线型或洞型光刻胶图案。此外，除了在栅极结构之间的接触开口方法之外，也可以将SAC蚀刻方法应用到位线开口方法，即储存节点接触孔洞形成方法，及通路接触形成方法。
本申请包含在2003年10月2日向韩国专利局申请之韩国专利申请KR 2003-0068702的相关内容，在此全部并入本文作为参考。
虽然本发明已参考特定优选实施例详细说明，但是对于本领域技术人员明显的是，可以进行各种不同的变化和修正，而不脱离本发明在所附权利要求中所限定的本发明的精神和范围。
主要组件符号说明
50     基板
51     栅极绝缘层
52     栅极导电层
53     栅极硬掩模
54     蚀刻停止层
55     可流动绝缘层
55A    制成图案的可流动绝缘层
56     光刻胶图案
57     接触孔洞
58     第一障壁层
58A    剩余第一障壁层
59     第二障壁层
59A    剩余第二障壁层
60     拴
G1～G5 栅极

Claims (18)

1.一种半导体装置的制造方法，包含下列步骤：
在基板上形成多个导电结构；
然后在该多个导电结构上形成蚀刻停止层和可流动绝缘层；
在可流动绝缘层上形成光刻胶图案；
通过使用光刻胶图案当作蚀刻掩模，蚀刻可流动绝缘层，形成许多接触孔洞，因此会暴露出部分的蚀刻停止层；
在接触孔洞上形成至少一个障壁层；
移除所述至少一个障壁层和位于接触孔洞的各底部的蚀刻停止层，从而暴露出基板并剩余覆盖可流动绝缘层的侧壁和顶部部分的部分障壁层；及
清洗接触孔洞。
2.权利要求1的方法，其中形成至少一个障壁层的步骤包含下列步骤：
在接触孔洞上形成由氮化物基材料制成的第一障壁层；及
在第一障壁层上形成由氧化物基材料制成的第二障壁层。
3.权利要求2的方法，其中第一障壁层和第二障壁层采用等离子体辅助化学气相沉积法形成。
4.权利要求2的方法，其中第一障壁层具有范围从
Figure C2004100782650002C1
到
Figure C2004100782650002C2
的厚度。
5.权利要求1的方法，在清洗接触孔洞的步骤之后，还包含形成各自电连接到暴露基板的多个栓的步骤。
6.权利要求5的方法，其中形成多个栓的步骤包含下列步骤：
形成电连接到暴露基板的导电材料；
通过进行回蚀刻方法，移除部分导电材料；及
形成多个栓。
7.权利要求6的方法，其中形成导电材料的步骤采用将导电材料沉积进入许多接触孔洞中的沉积法进行。
8.权利要求6的方法，其中形成导电材料的步骤采用自暴露基板成长栓材料的选择性外延生长法进行。
9.权利要求1的方法，其中光刻胶图案具有选自T型、线型和孔洞型当中的型式。
10.权利要求1的方法，其中导电结构是用以形成栅极结构的图案。
11.权利要求1的方法，其中导电结构是用以形成位线结构的图案。
12.权利要求1的方法，其中导电结构是用以形成金属线的图案。
13.权利要求1的方法，其中形成多个接触孔洞的步骤采用自行对准蚀刻方法进行。
14.权利要求1的方法，其中移除蚀刻停止层的步骤通过进行整体蚀刻方法进行。
15.权利要求1的方法，其中可流动绝缘层是旋涂玻璃层。
16.权利要求1的方法，其中可流动绝缘层是预先平坦化层。
17.权利要求15的方法，其中当可流动绝缘层系旋涂玻璃层时，形成可流动绝缘层的步骤包含下列步骤：
形成旋涂玻璃层；及
固化旋涂玻璃层。
18.权利要求17的方法，其中固化在从600℃到700℃的温度范围下，在选自水、氧气、氮气、氢气和一氧化二氮的气体气氛中进行10至60分钟。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257302B1 (en) 2004-03-25 2016-02-09 Novellus Systems, Inc. CVD flowable gap fill
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US8164141B2 (en) 2005-10-06 2012-04-24 United Microelectronics Corp. Opening structure with sidewall of an opening covered with a dielectric thin film
US7825034B2 (en) * 2005-10-06 2010-11-02 United Microelectronics Corp. Method of fabricating openings and contact holes
US8236702B2 (en) * 2005-10-06 2012-08-07 United Microelectronics Corp. Method of fabricating openings and contact holes
KR100818708B1 (ko) * 2006-08-18 2008-04-01 주식회사 하이닉스반도체 표면 세정을 포함하는 반도체소자 제조방법
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
KR100909757B1 (ko) * 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성 방법
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
US20090253080A1 (en) * 2008-04-02 2009-10-08 Dammel Ralph R Photoresist Image-Forming Process Using Double Patterning
US20090253081A1 (en) * 2008-04-02 2009-10-08 David Abdallah Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step
US20100040838A1 (en) * 2008-08-15 2010-02-18 Abdallah David J Hardmask Process for Forming a Reverse Tone Image
US8455176B2 (en) 2008-11-12 2013-06-04 Az Electronic Materials Usa Corp. Coating composition
JP4886021B2 (ja) * 2008-12-16 2012-02-29 エルピーダメモリ株式会社 半導体装置及びその製造方法
US20100183851A1 (en) * 2009-01-21 2010-07-22 Yi Cao Photoresist Image-forming Process Using Double Patterning
US8084186B2 (en) * 2009-02-10 2011-12-27 Az Electronic Materials Usa Corp. Hardmask process for forming a reverse tone image using polysilazane
KR101078732B1 (ko) * 2009-06-24 2011-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102005412B (zh) * 2009-09-03 2012-12-12 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法和接触插塞的形成方法
US8278224B1 (en) 2009-09-24 2012-10-02 Novellus Systems, Inc. Flowable oxide deposition using rapid delivery of process gases
US8685867B1 (en) * 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
TWI473206B (zh) * 2012-07-03 2015-02-11 Powerchip Technology Corp 接觸窗的形成方法
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US9349939B2 (en) * 2014-05-23 2016-05-24 Qualcomm Incorporated Etch-resistant protective coating for a magnetic tunnel junction device
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5356834A (en) * 1992-03-24 1994-10-18 Kabushiki Kaisha Toshiba Method of forming contact windows in semiconductor devices
US5897372A (en) * 1995-11-01 1999-04-27 Micron Technology, Inc. Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer
US5814553A (en) * 1996-05-09 1998-09-29 United Microelectronics Corp. Method of fabricating self-align contact window with silicon nitride side wall
JP3449137B2 (ja) * 1996-11-08 2003-09-22 ソニー株式会社 半導体装置の製造方法
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact
US6010935A (en) 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts
US6165880A (en) * 1998-06-15 2000-12-26 Taiwan Semiconductor Manufacturing Company Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits
JP3532134B2 (ja) 2000-01-31 2004-05-31 シャープ株式会社 半導体装置の製造方法
KR100426811B1 (ko) * 2001-07-12 2004-04-08 삼성전자주식회사 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법
US6436841B1 (en) 2001-09-10 2002-08-20 Taiwan Semiconductor Manufacturing Company Selectivity oxide-to-oxynitride etch process using a fluorine containing gas, an inert gas and a weak oxidant
US6861751B2 (en) * 2002-12-09 2005-03-01 Integrated Device Technology, Inc. Etch stop layer for use in a self-aligned contact etch
US6841396B2 (en) * 2003-05-19 2005-01-11 Texas Instruments Incorporated VIA0 etch process for FRAM integration
US7291550B2 (en) * 2004-02-13 2007-11-06 Chartered Semiconductor Manufacturing Ltd. Method to form a contact hole

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Publication number Publication date
JP2005117016A (ja) 2005-04-28
TW200534389A (en) 2005-10-16
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