TW406307B - Integrated circuits and manufacturing methods - Google Patents

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Dirk Tobben
Peter Weigand
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Description

406307 A7 _B7_. 五、發明説明（t ) 発明背景 本發明通常與積體電路及其製造方法有關且尤其是與具 有平坦性改良及獲取鹼離子等性質之結構與方法有關。 如在此技術中所已知者，利用微影技術在半導體程序中 形成小線寬幾何圖形時，必須提供一高度平坦表面給在這 程序中所使用之各種微影遮罩。而且，在製造動態隨機存 取記億體（DRAM)時，形成許多柑互毗鄰之閘極電極，這 些閛極電極分開極小距離，即各相鄰電極對間之間隙。因 此，必須以一最好具有低電介常數之適當材料加以填補這 些間隙，防止相鄰電極間之耦合並對隨後之黴影技術提供 一平坦表面。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 以一種程序，在形成閘極電極後，以化學蒸氣方式將氡 化矽之電介層沈積（CVD)在表面上。此CVD之氡化矽為一 共形沈積且因此在相鄰閘極電極結構之間保持間隙。在沈 積氡化矽層後，閘極電極結構間之間隙寬度大小為（1200 埃（$)。接著，以化學方式在此結構上沈積一摻磷化硼玻 璃（BPSG)層加以填補此間隙。此CVD BPSG僳足夠厚到不 僅能填補此間隙且能在CVD氮化矽層頂部及所填補間隙上延 伸至4000埃-5000埃大小之厚度。 如在此技術上也已知者，諸如鈉離子或其它鹼離子之污 染物可接觸到外BPSG層。然而，在BPSG層中之磷作為一獲 取材料用，對驗離子污染物施加相反效應。然後對此結構 加熱形成一更平坦表面。然而，由於例如將金屬層以圖樣 -3- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 侧謂 經濟部中央橾準局貝工消费合作社印装 五、發明説明（ > ) 1 1 蝕 刻 成 電 氣 導 線 之 隨 後 微 影 處 理 所 需 之 高 度 平 坦 性 » 可 能 1 | 需 要 相 當 昂 貴 之 化 學 機 械 磨 光 (CMP) 方式形成- -具有d 办須 1 I 平 坦 性 程 度 之 表 面 〇 請 1 1 I 發 明 概 述 先 閱 1 I 讀 1 I 本 發 明 與 填 補 那 im 介 於 半 導 體 結 構 之 相 鄰 閘 極 電 極 間 之 背 面 1 | 之 1 I 間 隙 有 關 Ο 在 —* 實 施 例 中 * 將 ___. 自 我 平 坦 化 之 材 料 沈 積 在 注 意 1 I 事 1 此 結 構 上 〇 這 些 材 料 之 第 一 部分在閘極電極間流動加以填 項 再 1 導 補 間 隙 f 且 這 些 材 料 之 第 二 部 分 沈 積 在 間 極 電 極 頂 部 及 間 本 裝 頁 1 隙 上 I 形 成 * 具 有 實 際 平 坦 表 面 之 層 膜 〇 此 處 為 礎 之 摻 雜 、〆 1 I 劑 則 形 成 在 自 我 平 坦 化 材 料 之 第 二 部 分 〇 1 1 根 據 本 發 明 1 為 了 隨 後 之 徹 影 技 術 9 可 以 一 具 有 非 常 平 1 1 坦 表 面 之 層 膜 有 效 地 將 相 當 小 的 間 隙 加 以 填 補 〇 而 且 » 磷 -訂 1 摻 雜 劑 提 供 獲 取 能 力 來 去 除 可 能 進 入 填 補 材 料 間 隙 之 鹼 性 I 污 染 離 子 之 相 反 效 應 〇 而 且 9 實 際 上 不 具 這 些 污 染 物 之 镇 1 1 1 補 間 隙 材 料 t 即 間 隙 填 補 材 料 第 一 部 分 之 電 介 常 數 相 當 小 1 1 1 因 此 降 低 相 鄰 電 極 間 之 電 氣 耦 合 〇 1 根 據 本 發 明 __. 項 待 性 1 白 我 平 坦 化 材 料 為 一 可 流 動 性 材 1 1 料 〇 磷 摻 雜 劑 可 以 下 列 方 式 加 以 提 供 例 如 將 磷 離 子 植 入 1 I 自 我 平 坦 化 層 之 第 二 部 分 並 對 材 料 加 熱 加 以 固 化 並 觸 發 m 1 I 離 子 t 將 一 摻 m 層 沈 積 在 白 我 平 坦 化 材 料 層 上 t 對 此 結 構 1 1 加 熱 9 將 磷 摻 雜 劑 向 外 擴 散 至 白 我 平 坦 化 材 料 之 第 二 部 分 1 1 > 然 後 選 擇 性 地 加 以 去 除 沈 積 層 或 在 ~' m 化 氫 環 境 中 將 1 1 旋 塗 式 自 我 平 坦 化 材 料 加 以 固 化 〇 1 1 -4 - 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 經濟部中央標準局貝工消费合作杜印装 40G307A7 _B7 _ .五、發明説明（3 ) 圖式簡單說明： 參考與隨圖一起說明之下列詳細說明將更加充分了解本 發明之其它特性以及發明本身，其中： 第1〜4圖為根據本發明加以製造之半導體積體電路結構 之橫切面圖；第1圖顯示配置在一半導體上之許多閘極電極 ;第2_顯示第1圖在一自我平坦化材料表面上完成旋塗後 之結構，在閘極電極間流動加以填.補間隙之這些材料的第 一部分以及沈積在閘極電極頂部及間隙上，加以形成具有 實際平坦表面層之這些材料的第二部分；第3A圖顯示根據 本發明之一項實施例將磷離子植入自我平坦化材料之第二 部分；第3B圖顯示根據本發明另一項實施例，具有配置在 自我平坦化層上之磷摻雜劑之摻雜層，以及第4圖顯示在： 將根據第3A圖加以植入之磷離子加以退火後，或在第3B圖 中摻磷層之摻雜劑向外擴散後，或在根據本發明第三個實 施例之一磷化氫氣壓下，將自我平坦化材料加以固化後， 形成在自我平坦化材料第二部分中之磷摻雜劑。 詳細說明 現在參考第1圖，此處為矽之半導體基體10已在其上之上 表面上形成許多MOS電晶體12。各電晶體12具源極及汲極區 (未示出），並具有相當於配置在各源極及汲極區間之許 多閘棰電極14之一電極。以圖例說明，各閘極電極14包含 一例如由熱成長之二氣化矽組成之底層16,以低壓化學蒸 氣方式沈積（LP CVD)在形成於二氣化矽層16上之多晶矽 -5- I. --1 I - 1 !-1 II I I · I m I— I I ,tT (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) A4规格（210X297公釐） 406307 % 五、發明説明（·+ ) 之摻雜層18,以化學蒸氣方式沈積在形成於多晶矽層18以 及氡化矽頂層21上之矽化鎢層20。閘極電極堆層（即層16, 18, 20及21)高度H·約為4000埃（Ϊ)至5000埃。形成閛極 堆層後，一氮化矽襯墊22即以化學蒸氣方式沈積在結構表 面上。此處，氡化矽襯墊22®度約為i00埃。而且，此處之 閘極電極14長度（L),(即橫跨氮化矽襯塾22之外邊壁） 大小為1 8 0 0埃且相鄰閘極電極1 4間乏距離（S)(即，柑鄰 氡化矽襯墊22外邊壁間之距離）大小約為1 200埃。 經濟部中央標準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 利用傳統徹影技術將閛掻電極14加以蝕刻圖樣後，如第 2圖中所示，即在此結構表面上將自我平坦化材料24加以旋 塗。材料24為可流動性氣化物。在一項實施例中，可流動 性氧化物為，例如，由密西根州，密德蘭市之道康寧 (D0V-C0RNING)公司所製造並銷售之HYDR0GENSIL SESQUI0XANE玻璃（FOx材料）。當對這些可流動之氣化物 材料24加以旋塗時可自我加以平坦化，且第一，材料24之 下方部分26在閘極電極14間流動加以填補相鄰閘極電極14 間之間隙，以及第二，材料24之上部分28沈積在閘極電極 1 4頂部以及相鄰閘極電極1 4間所填補間隙上，如第2圖所示 ，形成一具有實際平坦表面32之層膜30。自我平坦化材料 之厚度（T)足以在閘極與自我平坦化材料上之導電層（未 示出）間提供隔離。在一項實施例中，τ大小為6000埃。因 閘極堆層約為4000埃，區域28中之自我平坦化材料厚度約 為2000埃。 本紙張尺度逋用中國®家樣率（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 406307 五、發明説明（s ) 參考第4圖，在自我平坦化材料14之第二上方部分28中提 供一獲取齡離子之摻雜劑36。
第3A圖表示在自我平坦化材料之第二上方部分28中提供 磔摻雜劑36’之一種技術。將磷離子36'加以植入自我平坦 化材料24之第二上方部分28中。選擇用量及能量準位使離 子36’可被植入位於第二上方部分2 8之深度（D)中。在一 項實施例中.D距離自我平坦化材料24上平坦表面32之大小 約為1 000埃，而摻雜劑濃度以材料24之比重計算約為2¾至 6 !S。較佳地，摻雜劑濃度以材料24比重計算約為2¾至5¾ , 最佳地偽約2%至4U 在一項實施例中，在固化自我平坦化材料24前即將離子 加以植入。所植入之離子需以相當高之退火溫度加以激勵 。通常，在一氮氣壓下將自我平坦化材料24在4 00¾至900 它之溫度中加以固化約60分鐘。因此，在固化前之離子植 入有利地利用燻乾程序，充當固化材料與激勵離子之兩種 目的。 第3Β圖表示在自我平坦化材料24之第二上方部分28中提 供磷摻雜劑36之另一種替代技術。如所示，以化學蒸氣方 式將具有磷摻雜劑36之多晶矽（P0LY)層40沈積在自我平 坦化材料24之表面32上。摻雜多晶矽層40具有足以在自我 平坦化材料之上方部分中提供適當摻雜劑濃度之摻雜濃度 。在一實施例中，多晶矽之摻雜濃度至少約為毎立方公分 10 2°個原子。 -7- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------1------1T------.^ (請先閱讀背面之注意事項再场寫本頁) . ， 經濟部中央標準局員工消費合作社印製 406307 : 五、發明説明（) 在將這些材料24固化前先將摻雜聚晶矽層40沈積在自我 平坦化材料24上，利用此固化程序加以激勵摻雜劑。 此材料被固化成足以造成多晶矽層40中之磷摻雜劑26向 外擴散至自我平坦化材料24之第二上方部分28中。如所示 ，自我平坦化材料24表面下之摻雜劑尖峰濃度約為5 00埃-1 000埃。在一實施例中，在一氮氣，或真空氣壓力，以烘 烤結構將此材料在約900 t：之溫度中加以固化約1小時。接 著，以選擇反應離子蝕刻（RIE)法去除摻雜聚晶矽層40。 在自我平坦化材料24之第二上方部分28中提供形成辚摻 雜劑36之另一種技術為在一磷化氫氣壓下將自我平坦化材 料24加以固化。在將自我平坦化材料24在結構物表面上加 以旋塗後，將此結構物置於具有一磷化氫氣壓之烤箱中。 將此結構物在這種400 1至900 t溫度之烤箱中烘烤60分鐘 。在磷化氫氣體中之磷擴散至自我平坦化材料24之第二上 方部分28。自我平坦化材料表面下之摻雜物尖峰濃度約為 500埃至1 000埃。 於是，以上述之發明，雖然諸如納離子，或其它鹼性材 料之污染物可能與壎乾之自我平坦化材料24之第二上方部 分28相接觸，而自我平坦化材料24之第二上部分28中之磷 摻雜劑36則作為一獲取材料對龄離子污染物起相反效應。 而且，第4圖中所示之結構物如，例如在形成上金屬化層 或導電性相互連接線（未示出）中之隨後微影處理所需， 為高度平坦的。那就是，本發明以為了隨後之徹影處理而 -8 _ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ----------^------ΐτ------^ (請先閱讀背面之注意事項再填寫本頁) - - _^6307 g 五、發明説明（，） — 之層膜，有效地填補如相鄰閘極電極 ®胃胃相當/> 2 ra險。而且磷摻雜劑提供獲取能力加以 去除可能ϋ人間隙填補材料之鹾性離子污染物之相反效應 。而且’實際上不具瘡些污染物之填補間隙材料，卽間隙 $ $材料24= 11 — Τ方部分26之電介常數相當小（卽大小 為3. 6至4.0) ’因此降低相鄰閛極電極間之電氣連結。 附申請專利範圍之精神及範圍内。例 如’其它可流動性材料可在第1圖所示之結構物上加以旋塗 。於是’ SI 然以 _hQ 經使用 HYDR() GENSILSESQUIOXANE 玻璃 ΡΟχ ，也可使用其宅自我平坦化以及低密 度之抗溫砂土膜，例如，旋塗式矽土氣凝膠。而且.可利 旋·5ζ玻璃材料取得，具有類似流動性質氣相之 這種旋塗沈積程序加以形成自我平坦化 層。這一種利用氣相沈積之材料為由加州洽茲渥茲 (CHATSW0RTH)市之pMT-ELecTROTECH所銷售之流動填補材 料。 ----------赛------II------^ (請先閱讀背面之注意事項再填寫本頁) - . 經濟部中央樣率局貝工消费合作社印装 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 406307 五、發明説明（β ) A7 B7 元件 符號 簡單說明 案號 FP9153D 10 SUBSTRATE 基體 12 M0STRANSIST0R MOS電晶i 14 GATE ELELTRODE 閘極電極 16, 18, 20 , KAYER 層 21 , 30 , 40 (請先閲讀背面之注意事項再填寫本頁) 22 LINER 襯墊 14,24 MATERIAL 材料 26 LOWER PORTION 下方部分 經濟部中央標準局員工消費合作社印製 8 2 2 3 UPPER PORTION 上方部分 SURFACE 平表面 DOPANT 摻雜劑 * 1 0 * 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 406307 ?88 D8 六、申請專利範圍 1. 一種在一半導體結構相鄰閘極電極間間隙之填補方法， 包含下列步驟： 在此結構上沈積一自我平坦化材料，這材料之第一部分 在閘極電極間流動加以填補間隙，且這材料之第二部分 沈積在閘極電極以及所镇補間隙之$部，形成一具有實 際平坦表面之層膜； 在自我平坦化材料之第二部分中提供一磷摻雜劑。 2. 如申請專利範圍第1項之方法，其中該自我平坦化材料為 一可流動性材料。 3. 如申請專利範圍第2項之方法，其中該可流動性材料為一 氧化物。 4. 如申請專利範圍第1, 2或3項中之方法，其中該可流動性 材料在此結構上加以旋塗。 5. 如申請專利範圍第1, 2或3項中之方法，其中該可流動性 材料偽利用氣相沈積法沈積在此結構上。 6. 如申請專利範圍第4項中之方法，其中該可流動性材料為 HYDROGENS ILSESQUIOXANE玻璃。 7. 如申請專利範圍第3項之方法，其中該提供磷摻雜劑之步 驟含有將磷離子植入自我平坦化層第二部分中以及對材 料加熱將這些材料加以固化並激勵磷離子之步驟。 8. 如申請專利範圍第3項之方法，其中該提供磷摻雜劑之步 驟含有在自我平坦化材料層上沈積一摻磷層，對此結構 加熱，將磷摻雜劑向外擴散至自我平坦化材料之第二部 -11- 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） ---------t.------IT-------0 (請先閲讀背面之注意事項再填寫本頁) ， . 4063Q7 A8 Βδ C8 D8 六、申請專利範圍 層 積 沈 除 去 地 性 擇 選 及 以 料 材 化 坦 平 我 自 化 固 〇 並驟 内步 分之 步 之 劑 雜 摻 0 供 提 該 中 其 法 方 之 項 3 第 圍 範 利 專 請 申 如 固 以 加 料 材 化 坦 平 我 自 式 塗 旋 將 中 境 環 氫 化 磷 。 一 驟 有步 含之 驟化 (請先閲讀背面之注意事項再填寫本頁) -年 、1T 東 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國圃家標準（CNS ) Α4規格（210Χ297公釐）
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348706B1 (en) * 2000-03-20 2002-02-19 Micron Technology, Inc. Method to form etch and/or CMP stop layers
US7265066B2 (en) * 2005-03-29 2007-09-04 Tokyo Electron, Ltd. Method and system for increasing tensile stress in a thin film using collimated electromagnetic radiation
US7981483B2 (en) * 2007-09-27 2011-07-19 Tel Epion Inc. Method to improve electrical leakage performance and to minimize electromigration in semiconductor devices
US8192805B2 (en) 2007-09-27 2012-06-05 Tel Epion Inc. Method to improve electrical leakage performance and to minimize electromigration in semiconductor devices
CN101834224B (zh) * 2010-03-26 2011-06-15 浙江大学 一种用于太阳电池制造的硅片快速热处理磷扩散吸杂工艺
US9231067B2 (en) 2014-02-26 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
US9293459B1 (en) 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain
CN107706181A (zh) * 2017-10-27 2018-02-16 睿力集成电路有限公司 高深宽比结构、电容器结构、半导体存储器件及制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2575545B2 (ja) * 1990-07-05 1997-01-29 株式会社東芝 半導体装置の製造方法
US5268333A (en) * 1990-12-19 1993-12-07 Samsung Electronics Co., Ltd. Method of reflowing a semiconductor device
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
JPH05243223A (ja) * 1992-02-28 1993-09-21 Fujitsu Ltd 集積回路装置の製造方法
EP0560617A3 (en) * 1992-03-13 1993-11-24 Kawasaki Steel Co Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same
US5455205A (en) * 1992-03-25 1995-10-03 Matsushita Electric Industrial Co., Ltd. Method of producing semiconductor device
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
US5478758A (en) * 1994-06-03 1995-12-26 At&T Corp. Method of making a getterer for multi-layer wafers
US5656555A (en) * 1995-02-17 1997-08-12 Texas Instruments Incorporated Modified hydrogen silsesquioxane spin-on glass
US5496776A (en) 1995-04-27 1996-03-05 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US5616513A (en) * 1995-06-01 1997-04-01 International Business Machines Corporation Shallow trench isolation with self aligned PSG layer
JPH09167765A (ja) * 1995-08-01 1997-06-24 Texas Instr Inc <Ti> 絶縁層およびこれを形成する方法
US5795820A (en) * 1996-07-01 1998-08-18 Advanced Micro Devices Method for simplifying the manufacture of an interlayer dielectric stack

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