KR100671562B1 - 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법 - Google Patents
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Abstract
본 발명은 MOSFET 소자의 전기적인 특성을 형성할 수 있는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법에 관한 것이다. 본 발명에 따른 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법은, a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계; b) STI 트렌치 영역을 형성하고 이를 충진하여 소자분리막(STI)을 형성하는 단계; c) 패드 질화막을 스트립하고, 노출된 전면에 게이트 산화막 및 게이트 폴리를 증착하는 단계; d) 게이트를 형성하고, 상기 게이트의 양쪽 측벽에 질화막을 증착하여 스페이서를 형성하는 단계; e) 노출된 전면에 금속간 물질(PSG)을 증착하는 단계; f) PSG 상에 제1 콘택 패턴을 형성하고, 반도체 기판의 소스/드레인이 형성될 영역까지 실리콘 식각하는 단계; g) 에피택셜 공정을 이용하여 상기 식각된 반도체 기판 상부를 성장시켜 에피택셜 레이어를 형성하는 단계; 및 h) 에피택셜 레이어를 열 확산시켜 소스/드레인을 형성하는 단계를 포함한다. 본 발명에 따르면, 콘택홀을 통하여 에피택셜 증착을 실시함으로써 소스/드레인을 형성할 수 있고, 반도체 소자의 소스/드레인을 형성하기 위한 마스크 작업을 삭제함으로써 원가를 절감할 수 있다.
소스/드레인, 에피택셜, 콘택홀, MOSFET, STI
Description
도 1은 종래의 기술에 따른 이온주입에 의해 형성되는 반도체 소자의 소스/드레인을 예시하는 도면이다.
도 2는 본 발명의 실시예에 따른 에피택셜 공정을 이용하여 형성된 반도체 소자의 소스/드레인을 예시하는 도면이다.
도 3a 내지 도 3l은 본 발명의 실시예에 따른 에피택셜 공정을 이용하는 반도체 소자의 소스/드레인 형성 방법을 나타내는 도면이다.
본 발명은 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법에 관한 것으로, 보다 구체적으로, MOSFET 소자의 전기적인 특성을 형성할 수 있는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법에 관한 것이다.
서브마이크론(Submicron)-MOSFET에서 사용되는 반도체 소자의 기술 중에서 채널을 형성하기 위하여 순차적으로 이온 주입장치를 이용하여 필요한 불순물(dopant) 주입을 실시한다. 즉, MOSFET의 전기적인 특성을 만들기 위하여 이온 주 입장치(Ion implant)를 이용하여 소스/드레인 영역에 이온을 주입했다.
도 1은 종래의 기술에 따른 이온주입에 의해 형성되는 반도체 소자를 예시하는 도면으로서, 소스/드레인 영역이 이온주입에 의해 형성된 것을 나타낸다.
도 1을 참조하면, 종래의 기술에 따른 이온주입에 의해 형성되는 MOSFET 반도체 소자는, 반도체 기판(111) 상에 소자 분리 영역(112)이 형성되어 있고, 상기 소자 분리 영역(112) 사이에 상기 MOSFET 채널의 전기적 특성을 결정하는 액티브 영역이 형성되며, 상기 액티브 영역 내의 소스/드레인(117)에 이온을 주입하게 된다. 여기서, 도면부호 113은 게이트 산화막, 도면부호 114는 게이트, 도면부호 115는 저농도 도핑 드레인(LDD) 영역, 그리고 도면부호 116은 스페이서(Spacer)를 나타낸다.
상기 이온주입 방법은 높은 에너지로 불순물 이온을 가속시켜 웨이퍼의 표면에 직접 불순물을 주입시키는 방법으로서, 불순물의 종류와 양 및 깊이를 정교하게 제어할 수 있으며, 이는 고온에서 처리되는 열확산 공정과 함께 반도체를 P형 또는 N형을 형성하는데 사용된다.
그러나, 종래 기술에 따르면, 이온 주입 시에 표면의 손상이 발생될 수 있고, 또한, 이온주입 후에 별도의 어닐링(annealing)을 실시해야 한다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 에피택셜 공정을 이용하여 이온 주입을 대체함으로써, 이온 주입 시에 발생할 수 있는 표면의 손상을 방지하 고, 이온주입 후에 별도의 어닐링을 실시할 필요가 없는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법은,
a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계;
b) 상기 패드 질화막 상에 얕은 트렌치 분리막(STI)을 형성하기 위한 마스크 패턴을 형성하고, 상기 마스크 패턴에 따른 식각을 실시하여 STI 트렌치 영역을 형성하고 이를 충진하여 소자분리막(STI)을 형성하는 단계;
c) 상기 패드 질화막을 스트립(Strip)하고, 노출된 전면에 게이트 산화막 및 게이트 폴리를 증착하는 단계;
d) 상기 게이트 폴리 상에 패터닝 및 식각을 실시하여 게이트를 형성하고, 상기 게이트의 양쪽 측벽에 질화막을 증착하여 스페이서를 형성하는 단계;
e) 노출된 전면에 금속간 물질(PSG)을 증착하는 단계;
f) 상기 PSG 상에 제1 콘택 패턴을 형성하고, 상기 반도체 기판의 소스/드레인이 형성될 영역까지 실리콘 식각하는 단계;
g) 에피택셜 공정을 이용하여 상기 식각된 반도체 기판 상부를 성장시켜 에피택셜 레이어를 형성하는 단계; 및
h) 상기 에피택셜 레이어를 열 확산시켜 소스/드레인을 형성하는 단계
를 포함하는 것을 특징으로 한다.
여기서, i) 상기 PSG 상에 제2 콘택 패턴을 형성하고, 상기 게이트 영역의 상부까지 식각하는 단계; 및 j) 상기 소스/드레인 및 게이트 상부에 실리사이드를 형성하는 단계를 추가로 포함할 수 있다.
여기서, 상기 a) 단계의 패드 산화막의 두께는 100∼300Å이고, 상기 패드 산화막 상에 SiH2Cl2 + NH3 기체의 반응으로 형성되는 패드 질화막의 두께는 1000∼3000Å인 것을 특징으로 한다.
여기서, 상기 b) 단계는, b-1) 상기 패드 질화막 상에 얕은 트렌치 분리막(STI)을 형성하기 위한 마스크 패턴을 형성하는 단계; b-2) 상기 마스크 패턴에 따라 상기 반도체 기판의 소정 부분까지 식각하여 트렌치 영역을 형성하는 단계; 및 b-3) 상기 트렌치 영역에 STI 산화막 필름을 증착하여 충진하는 단계를 포함할 수 있다.
여기서, 상기 b-3) 단계는 상기 STI 산화막 필름의 특성을 강화하기 위하여 열 산화(Thermal Oxidation)를 이용하여 필름 밀집화(Film Dense)를 실시한 후, 후속적으로 CMP 평탄화를 실시하는 것을 특징으로 한다.
여기서, 상기 c) 단계는, c-1) 상기 패드 질화막을 습식(Wet) 방식 또는 건식(Dry) 방식으로 스트립(Strip)하는 단계; c-2) 상기 스트립에 의해 노출된 전면에 습식 또는 건식 방식으로 게이트 산화막을 형성하는 단계; 및 c-3) 상기 게이트 산화막 상에 게이트 전극으로 사용될 게이트 폴리를 증착하는 단계를 포함할 수 있다.
여기서, 상기 게이트 산화막의 두께는 50∼300Å이고, 상기 게이트 폴리의 두께는 2000Å∼3000Å의 두께인 것을 특징으로 한다.
여기서, 상기 f) 단계의 실리콘 식각 깊이는 300∼700Å인 것을 특징으로 한다.
여기서, 상기 g) 단계의 에피택셜 증착 깊이는 상기 f) 단계의 식각 두께와 동일하거나 0∼10% 높게 형성하는 것을 특징으로 한다.
여기서, 상기 g) 단계의 에피택셜 레이어의 두께는 300∼700Å인 것을 특징으로 한다.
여기서, 상기 g) 단계의 에피택셜 레이어의 증착 조건은 상기 소스/드레인의 저항 및 불순물의 분포가 동일해지도록 진행되는 것을 특징으로 한다.
여기서, 상기 g) 단계의 에피택셜 공정은 상기 소스/드레인이 N-타입인 경우, 불순물 인자는 PH3 또는 AsH3이고, 상기 소스/드레인이 P-타입인 경우, 불순물 인자는 B2H6인 것을 특징으로 한다.
여기서, 상기 g) 단계의 에피택셜 공정은 1000∼1200℃의 온도로 진행되고, 대기압(Atmospheric: 760Torr) 또는 20Torr보다는 큰 감압(Reduced Pressure)의 압력으로 진행되는 것을 특징으로 한다.
여기서, 상기 g) 단계의 에피택셜 공정은 분위기 기체로 TCS(SiHCl3)을 사용하는 것을 특징으로 한다.
여기서, 상기 h) 단계는 상기 소스/드레인의 불순물이 전기적으로 활성화 및 확산(Diffusion) 시키기 위해 급속 열산화 공정(Rapid Thermal Process: RTP)을 이용하여 실시되는 것을 특징으로 한다.
여기서, 상기 급속 열산화 공정에 의한 확산은 수직과 수평 확산이 모두 이루어지는 것을 특징으로 한다.
여기서, 상기 급속 열산화 공정(RTP)의 조건 온도는 500∼1000℃이고, 시간은 30초에서 300초 정도로 실시하며, 분위기 기체는 질소(N2)를 사용하는 것을 특징으로 한다.
본 발명에 따르면, 콘택홀을 통하여 에피택셜 증착을 실시함으로써 소스/드레인을 형성할 수 있고, 반도체 소자의 소스/드레인을 형성하기 위한 마스크 작업을 삭제함으로써 원가를 절감할 수 있고, 또한, 이온 주입 장치를 사용하지 않고, 에피택셜 공정을 이용하여 반도체 소자의 소스/드레인을 구현함으로써, 이온주입장치에서 발생할 수 있는 표면의 손상을 제거할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법을 설명한다.
본 발명의 실시예는 콘택홀을 통해 소스/드레인 증착을 실시함으로써, 이온 주입 장치를 이용하지 않고도 에피택셜 공정을 이용하여 기존의 이온주입장치에 의해 실시되는 이온주입을 대체하여 반도체 소자의 소스/드레인을 형성하게 된다.
여기서, 에피택셜 성장(epitaxial growth)은 실리콘 기판 표면에 단결정 박막을 기판 결정 축에 따라 동일 결정 구조로 성장시키는 것을 말하며, 일반적으로, 에피택셜 성장이 시작되는 온도는 900∼950℃ 정도의 고온이고, 온도가 내려가면 다결정막 성장으로 된다. 이때, 반도체 기판은 대부분 실리콘이고, 절연성의 단결정판도 사용되는데, 이 경우 실리콘 격자정수와 기판 물질이 일치하는 결정 방위를 선택해야 한다.
도 2는 본 발명의 실시예에 따른 에피택셜 공정을 이용하여 형성된 반도체 소자의 소스/드레인을 예시하는 도면이다.
도 2를 참조하면, Si-기판(211) 상에 소자 분리 영역(212)이 형성되어 있고, 상기 소자 분리 영역(212) 사이에 상기 MOSFET 채널의 전기적 특성을 결정하는 액티브 영역이 형성되며, 상기 액티브 영역 내의 소스/드레인(219')을 에피택셜 공정을 이용하여 형성하게 된다. 여기서, PSG(218)을 형성한 후 콘택홀을 형성하고, 상기 콘택홀을 반도체 기판(211)의 소정 부분까지 식각한 후, 상기 식각 부분을 에피택셜 공정을 이용하여 증착함으로써 상기 소스/드레인(219')을 형성하게 된다. 후속적으로, 상기 소스/드레인(219')을 열 산화시킴으로써, 수직 및 수평 방향으로 확산시키며, 또한, 상기 소스/드레인(219') 상에 실리사이드(220)를 형성하고, 금속, 예를 들어 텅스텐(W)을 충진시킴으로써 콘택을 형성하게 된다. 여기서, 도면부호 215'은 게이트 산화막, 그리고 도면부호 217은 스페이서(Spacer)를 나타낸다.
이때, 상기 에피택셜 공정에 의해 형성되는 소스/드레인 영역(219')은 300∼700Å 성장시켜 형성된 것이다.
따라서, 본 발명의 실시예에 따른 반도체 소자는, 기존의 이온주입장치를 사용하지 않고도, 콘택홀을 형성한 후 에피택셜 공정을 이용하여 MOSFET의 소스/드레 인을 구현할 수 있다.
한편, 도 3a 내지 도 3l은 본 발명의 실시예에 따른 에피택셜 공정을 이용하는 반도체 소자의 소스/드레인 형성 방법을 나타내는 도면이다.
본 발명의 실시예에 따른 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법은, 도 3a를 참조하면, 반도체 기판(211) 상에 패드 산화막(212) 및 패드 질화막(SiN: 213) 증착을 실시한다. 구체적으로, 패드 산화막(212)은 보통 100∼300Å의 두께로 실시하며, 이어서 상기 패드 산화막(213) 상에 SiH2Cl2 + NH
3 기체의 반응으로 1000∼3000Å의 두께로 SiN(213)을 형성한다.
다음으로, 도 3b를 참조하면, 얕은 트렌치 분리막(STI)을 형성하기 위한 마스크 패턴인 모트 패턴(Moat Pattern)을 형성하고, 상기 마스크 패턴에 따른 식각을 실시한다. 여기서, 도면부호 A는 반도체 기판(211) 상의 식각 부분을 나타낸다. 구체적으로, 상기 패드 질화막(213) 상에 STI 형성을 위한 마스크 패턴을 형성하고, 상기 패드 질화막(213), 패드 산화막(212) 및 반도체 기판(211)을 식각한다.
다음으로, 도 3c를 참조하면, 상기 식각 부분(A)에 STI 산화막을 충진하여 STI(214)를 형성한다. 구체적으로, STI 형성을 위해 상기 식각 부분(A) 상에 STI 산화막(Oxide) 필름을 증착하여 형성하고, 상기 산화막 필름의 특성을 강화하기 위하여 열 산화(Thermal Oxidation)를 이용하여 필름 밀집화(Film Dense)를 실시한 후, 후속적으로 CMP를 실시한다.
다음으로, 도 3d를 참조하면, 상기 SiN(213)을 스트립(Strip)한다. 구체적으로, 상기 반도체 기판(211) 상의 액티브 영역에 형성된 SiN(213)을 습식(Wet) 방식 또는 건식(Dry) 방식으로 스트립한다.
다음으로, 도 3e를 참조하면, 노출된 전면에 게이트 산화막(215) 및 게이트 폴리(216)를 순차적으로 형성한다. 구체적으로, 노출된 전면에 습식 또는 건식 방식으로 게이트 산화막(215)을 보통 50∼300Å 정도 형성하고, 이후, 게이트 전극으로 사용될 게이트 폴리(216)를 2000Å∼3000Å의 두께로 증착을 실시한다. 여기서, 상기 패드 산화막(212)은 습식 또는 건식 방식의 산화에 의해 게이트 산화막(215)으로 바뀌게 된다.
다음으로, 도 3f를 참조하면, 상기 게이트 산화막(215) 및 게이트 폴리(216)를 패터닝 및 식각에 의해 일부를 제거한 후, 이온을 주입함으로써 게이트 산화막(215') 및 게이트(216')를 형성하고, 상기 게이트(216') 양쪽의 측벽에 질화막을 증착하고, 이를 식각함으로써 스페이서(217)를 형성하게 된다.
다음으로, 도 3g를 참조하면, 노출된 전면에 PSG를 증착을 실시한다. 구체적으로, 상기 게이트 부분(216')과 후속적으로 형성될 금속층을 분리하기 위해 PSG 필름(218)을 증착한다.
다음으로, 도 3h를 참조하면, 상기 반도체 기판(211)의 액티브 영역 상에 소스/드레인을 형성하도록 상기 PSG(218) 상에 콘택 패턴을 형성하고, 이를 식각함으로써 콘택홀을 형성하게 되는데, 상기 콘택홀은 1차적으로 액티브 영역 상에 형성되는 소스/드레인 상에 형성된다.
또한, 상기 식각은 PSG(218)를 실시하고, 후속적으로 반도체 기판(211)의 액티브 영역, 즉, 소스/드레인이 형성될 부분의 실리콘도 식각을 실시한다. 이때의 깊이는 300∼700Å 정도를 실시한다. 여기서, 도면부호 B는 반도체 기판(211)의 소정 부분까지 식각된 것을 나타낸다.
다음으로, 도 3i를 참조하면, 상기 콘택홀에 의해 노출된 반도체 기판(211) 상에 에피택셜 증착을 실시하여 에피택셜 레이어(219)를 형성한다. 상기 에피택셜 증착은 상기 실리콘 식각에 의해 노출된 부위에 실시하는데, 상기 에피택셜 증착 깊이는 상기 식각 두께와 동일하거나 0∼10% 높게 형성하는 것이 바람직하며, 상기 에피택셜 레이어(219)의 두께는 약 300∼700Å 정도이다.
여기서, 상기 에피택셜 증착은 NMOS 또는 PMOS의 특성에 맞는 불순물 물질을 사용하며, 또한 공정 조건으로서, 소스/드레인의 저항 및 불순물의 분포가 동일하도록 진행한다.
만일, N-타입의 소스/드레인의 경우, 불순물 인자는 보통 PH3나 AsH3을 이용하며, P-타입의 소스/드레인의 경우, 불순물 인자는 보통 B2H6을 사용한다.
이때, 상기 에피택셜 공정은 1000∼1200℃의 온도로 진행되고, 대기압(Atmospheric: 760Torr) 또는 20Torr보다는 큰 감압(Reduced Pressure)의 압력으로 진행되며, 또한, 분위기 기체로 TCS(SiHCl3)을 사용하게 된다.
다음으로, 도 3j를 참조하면, 상기 에피택셜 레이어(219)에 대해 어닐링(Annealing)을 실시하여, 소스/드레인(219')을 형성한다. 실질적으로, 상기 소스/ 드레인(219')의 불순물이 전기적으로 활성화 및 확산(Diffusion)을 시키기 위해 급속 열산화 공정(Rapid Thermal Process: RTP)을 이용하여 실시하며,상기 확산은 수직과 수평 확산이 모두 이루어질 수 있도록 한다.
이때, 상기 급속 열산화 공정(RTP)의 조건 온도는 500∼1000℃로 하고, 시간은 30초에서 300초 정도로 실시하며, 분위기 기체는 질소(N2)를 사용한다.
다음으로, 도 3k를 참조하면, 2차적으로, 상기 게이트(216') 상부에 콘택홀 형성을 위한 콘택 패턴을 형성하고 이에 따른 식각을 실시한다. 여기서, 도면부호 C는 게이트(216') 상부에 형성된 콘택홀을 나타낸다.
다음으로, 도 3l을 참조하면, 상기 소스/드레인(219') 및 상기 게이트(216') 에 대해 실리사이드(220)를 형성한다. 여기서, 상기 실리사이드(220)는 콘택 갭 충진 물질과의 접촉 저항을 맞추기 위여 소스/드레인/게이트 상에 티타늄(Ti) 실리사이드를 각각 형성한다.
결국, 본 발명의 실시예에 따른 반도체 소자의 소스/드레인 형성 방법은, 이온주입장치를 사용하지 않고도 콘택홀을 형성한 후 에피택셜 공정을 이용하여 MOSFET의 소스/드레인을 구현할 수 있다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따르면, 콘택홀을 통하여 에피택셜 증착을 실시함으로써 소스/드레인을 형성할 수 있고, 반도체 소자의 소스/드레인을 형성하기 위한 마스크 작업을 삭제함으로써 원가를 절감할 수 있다.
또한, 본 발명에 따르면, 이온 주입 장치를 사용하지 않고, 에피택셜 공정을 이용하여 반도체 소자의 소스/드레인을 구현함으로써, 이온주입장치에서 발생할 수 있는 표면의 손상을 제거할 수 있다.
Claims (19)
- 반도체 소자의 소스/드레인 형성 방법에 있어서,a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계;b) 상기 패드 질화막 상에 얕은 트렌치 분리막(STI)을 형성하기 위한 마스크 패턴을 형성하고, 상기 마스크 패턴에 따른 식각을 실시하여 STI 트렌치 영역을 형성하고 이를 충진하여 소자분리막(STI)을 형성하는 단계;c) 상기 패드 질화막을 스트립(Strip)하고, 노출된 전면에 게이트 산화막 및 게이트 폴리를 증착하는 단계;d) 상기 게이트 폴리 상에 패터닝 및 식각을 실시하여 게이트를 형성하고, 상기 게이트의 양쪽 측벽에 질화막을 증착하여 스페이서를 형성하는 단계;e) 노출된 전면에 금속간 물질(PSG)을 증착하는 단계;f) 상기 PSG 상에 제1 콘택 패턴을 형성하고, 상기 반도체 기판의 소스/드레인이 형성될 영역까지 실리콘 식각하는 단계;g) 에피택셜 공정을 이용하여 상기 식각된 반도체 기판 상부를 성장시켜 에피택셜 레이어를 형성하는 단계; 및h) 상기 에피택셜 레이어를 열 확산시켜 소스/드레인을 형성하는 단계를 포함하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서,i) 상기 PSG 상에 제2 콘택 패턴을 형성하고, 상기 게이트 영역의 상부까지 식각하는 단계; 및j) 상기 소스/드레인 및 게이트 상부에 실리사이드를 형성하는 단계를 추가로 포함하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서,상기 a) 단계의 패드 산화막의 두께는 100∼300Å이고, 상기 패드 산화막 상에 SiH2Cl2 + NH3 기체의 반응으로 형성되는 패드 질화막의 두께는 1000∼3000Å인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서, 상기 b) 단계는,b-1) 상기 패드 질화막 상에 얕은 트렌치 분리막(STI)을 형성하기 위한 마스크 패턴을 형성하는 단계;b-2) 상기 마스크 패턴에 따라 상기 반도체 기판의 소정 부분까지 식각하여 트렌치 영역을 형성하는 단계; 및b-3) 상기 트렌치 영역에 STI 산화막 필름을 증착하여 충진하는 단계를 포함하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제4항에 있어서,상기 b-3) 단계는 상기 STI 산화막 필름의 특성을 강화하기 위하여 열 산화(Thermal Oxidation)를 이용하여 필름 밀집화(Film Dense)를 실시한 후, 후속적으로 CMP 평탄화를 실시하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제1항에 있어서, 상기 c) 단계는,c-1) 상기 패드 질화막을 습식(Wet) 방식 또는 건식(Dry) 방식으로 스트립(Strip)하는 단계;c-2) 상기 스트립에 의해 노출된 전면에 습식 또는 건식 방식으로 게이트 산화막을 형성하는 단계; 및c-3) 상기 게이트 산화막 상에 게이트 전극으로 사용될 게이트 폴리를 증착하는 단계를 포함하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제6항에 있어서,상기 게이트 산화막의 두께는 50∼300Å이고, 상기 게이트 폴리의 두께는 2000Å∼3000Å의 두께인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제1항에 있어서,상기 f) 단계의 실리콘 식각 깊이는 300∼700Å인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 증착 깊이는 상기 f) 단계의 식각 두께와 동일하거나 0∼10% 높게 형성하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 레이어의 두께는 300∼700Å인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 레이어의 증착 조건은 상기 소스/드레인의 저항 및 불순물의 분포가 동일해지도록 진행되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 평탄화 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 공정은 상기 소스/드레인이 N-타입인 경우, 불순물 인자는 PH3 또는 AsH3인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 공정은 상기 소스/드레인이 P-타입인 경우, 불순물 인자는 B2H6인 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 공정은 1000∼1200℃의 온도로 진행되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 공정은 대기압(Atmospheric: 760Torr) 또는 20Torr보다는 큰 감압(Reduced Pressure)의 압력으로 진행되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서,상기 g) 단계의 에피택셜 공정은 분위기 기체로 TCS(SiHCl3)을 사용하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제1항에 있어서,상기 h) 단계는 상기 소스/드레인의 불순물이 전기적으로 활성화 및 확산(Diffusion) 시키기 위해 급속 열산화 공정(Rapid Thermal Process: RTP)을 이용하여 실시되는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제17항에 있어서,상기 급속 열산화 공정에 의한 확산은 수직과 수평 확산이 모두 이루어지는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
- 제17항에 있어서,상기 급속 열산화 공정(RTP)의 조건 온도는 500∼1000℃이고, 시간은 30초에서 300초 정도로 실시하며, 분위기 기체는 질소(N2)를 사용하는 것을 특징으로 하는 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성 방법.
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