KR100623924B1 - 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 - Google Patents
엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 Download PDFInfo
- Publication number
- KR100623924B1 KR100623924B1 KR1019990053024A KR19990053024A KR100623924B1 KR 100623924 B1 KR100623924 B1 KR 100623924B1 KR 1019990053024 A KR1019990053024 A KR 1019990053024A KR 19990053024 A KR19990053024 A KR 19990053024A KR 100623924 B1 KR100623924 B1 KR 100623924B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon layer
- epitaxial silicon
- gate
- source
- drain
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 70
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 70
- 239000010703 silicon Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000002019 doping agent Substances 0.000 claims abstract description 20
- 238000010438 heat treatment Methods 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000004140 cleaning Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 abstract description 17
- 238000009826 distribution Methods 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 description 15
- 230000008021 deposition Effects 0.000 description 14
- 239000007789 gas Substances 0.000 description 8
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Abstract
본 발명은 에피택셜 실리콘층 형성시 생성되는 패싯 프로파일에 의해 소오스/드레인의 도펀트 분포를 안정화하고, 후속 콘택 공정 시의 공정마진을 확보할 수 있는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트를 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키는 제2 단계; 상기 제2 단계가 완료된 결과물의 상부에 절연막을 형성하는 제3 단계; 상기 제3 단계 수행 후 상기 에피택셜 실리콘층이 노출되도록 상기 절연막을 평탄화하고, 상기 제2 단계에서 발생한 상기 에피택셜 실리콘층의 단차를 제거하는 제4 단계; 상기 에피택셜 실리콘층에 소오스/드레인 형성을 위한 이온주입을 실시하는 제5 단계; 및 열처리를 실시하여 상기 제5 단계에서 상기 에피택셜 실리콘층에 도입된 도펀트를 상기 실리콘 기판 내부로 일정 깊이만큼 확산시키는 제6 단계를 포함하여 이루어진다.
게이트, 에피택셜 실리콘층, 절연막, 소오스/드레인 이온주입
Description
도1a 내지 도1e는 종래기술에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 도면.
도2a 내지 도2f는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 도면.
도3a 내지 도3f는 본 발명의 다른 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명
20 : 실리콘 기판 21 : 소자 분리막
22 : 게이트 산화막 23 : 게이트 전극용 전도막
24 : 마스크 절연막 25 : 게이트 측벽 스페이서
26 : 에피택셜 실리콘층
본 발명은 반도체 기술에 관한 것으로, 특히 엘리베이티드 소오스/드레인(elevated source/drain) 구조의 모스 트랜지스터(MOSFET) 제조방법에 관한 것이다.
반도체 소자의 특성을 개선하기 위해서는 얕은 소오스/드레인 접합이 요구된다. 그런데, 소오스/드레인 접합이 얕아지면서 접합 저항이 증가하는 문제가 대두되었으며, 이를 해결하기 위한 구조로서 엘리베이티드 소오스/드레인 구조가 제시되었다.
첨부된 도면 도1a 내지 도1e는 종래기술에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래의 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정은, 우선 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11)을 형성하고, 게이트 산화막(12), 게이트 전극용 전도막(13) 및 마스크 절연막(14)을 차례로 적층하고 이를 패터닝하여 게이트를 형성한다.
다음으로, 도1b에 도시된 바와 같이 게이트 측벽에 산화막 또는 질화막을 사용하여 측벽 스페이서(15)를 형성한다.
계속하여, 도1c에 도시된 바와 같이 화학기상증착(Chemical Vapor Deposition, CVD)법을 사용하여 노출된 실리콘 기판(10) 상에 선택적으로 에피택셜(epitaxial) 실리콘층(16)을 성장시킨다.
이어서, 도1d에 도시된 바와 같이 에피택셜 실리콘층(16)에 소오스/드레인 형성을 위한 불순물 이온주입을 실시한다.
다음으로, 도1e에 도시된 바와 같이 이온주입된 도펀트를 활성화시키기 위해 열처리를 실시한다. 이때, 도펀트가 실리콘 기판(10) 내로 일정 깊이만큼 확산하여 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터가 형성된다.
전술한 바와 같이 종래기술에서는 1000Å 정도의 에피택셜 실리콘층(16)을 성장시키고 난 후 이온주입 및 열처리에 의해 소오스/드레인 접합을 형성하였다.
그러나, 상기 에피택셜 실리콘층(16)의 성장 시 에피택셜 실리콘층(16)의 에지(edge)부위에 패싯(facet)영역이 형성됨에 따라 확산공정 후 도펀트의 분포가 주머니 모양을 하게 되어 단채널 효과(Short Channel Effect)를 유발하는 등 소자의 전기적 특성을 열화시키게 되는 문제점이 발생하고 있다.
또한, 에피택셜 실리콘층(16)과 게이트의 단차로 인해 후속 콘택 공정 시 공정마진이 줄어드는 문제점이 있다.
본 발명은 에피택셜 실리콘층 형성시 생성되는 패싯 프로파일에 의해 소오스/드레인의 도펀트 분포를 안정화하고, 후속 콘택 공정 시의 공정마진을 확보할 수 있는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트를 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키는 제2 단계; 상기 제2 단계가 완료된 결과물의 상부에 절연막을 형성하는 제3 단계; 상기 제3 단계 수행 후 상기 에피택셜 실리콘층이 노출되도록 상기 절연막을 평탄화하고, 상기 제2 단계에서 발생한 상기 에피택셜 실리콘층의 단차를 제거하는 제4 단계; 상기 에피택셜 실리콘층에 소오스/드레인 형성을 위한 이온주입을 실시하는 제5 단계; 및 열처리를 실시하여 상기 제5 단계에서 상기 에피택셜 실리콘층에 도입된 도펀트를 상기 실리콘 기판 내부로 일정 깊이만큼 확산시키는 제6 단계를 포함하여 이루어진다.
바람직하게, 본 발명은 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트를 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키되, 상기 게이트에 인접한 상기 에피택셜 실리콘층이 상기 게이트보다 높게 성장되도록 하는 제2 단계; 상기 에피택셜 실리콘층을 리세싱하여 상기 게이트와 평탄화를 이루도록 하는 제3 단계; 상기 에피택셜 실리콘층에 소오스/드레인 형성을 위한 이온주입을 실시하는 제4 단계; 및 열처리를 실시하여 상기 제4 단계에서 상기 에피택셜 실리콘층에 도입된 도펀트를 상기 실리콘 기판 내부로 일정 깊이만큼 확산시키는 제5 단계 를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도2a 내지 도2f는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20)에 소자분리막(21)을 형성하고, 게이트 산화막(22), 게이트 전극용 전도막(23) 및 마스크 산화막(24)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다.
다음으로, 도 2b에 도시된 바와 같이 게이트 측벽에 산화막을 사용하여 측벽 스페이서(25)를 100Å 내지 500Å정도의 두께로 형성한다. 이때, 산화막 대신에 질화막을 사용하여 측벽 스페이서를 형성할 수 있다. 이어서, 비정질의 에피택셜 실리콘층 성장 전에 세정 공정을 실시하여 실리콘 기판(20) 표면의 자연산화막을 제거한다. 이때, 세정 공정은 RCA 세정, UV 오존 세정, HF 세정 등을 단독 또는 병합하여 실시할 수 있다.
이어서, 도 2c에 도시된 바와 같이 저압화학기상증착(LPCVD)법 또는 초고진공화학기상증착(UHVCVD)법을 사용하여 게이트 높이만큼 에피택셜 실리콘층(26)을 성장시킨다. 여기서, 게이트 높이만큼 에피택셜 실리콘층(26)을 성장시키는 이유는 후공정인 콘택 형성시 마진을 최대로 확보하기 위함이다.
여기서, 에피택셜 실리콘층(26)의 증착에 대해 보다 자세히 고찰한다.
먼저, 저압화학기상증착법을 사용하는 경우, 에피택셜 실리콘층(26)을 형성하기 전에 800∼900℃의 수소(hydrogen) 분위기에서 1∼5분 동안 인-시츄(IN-SITU)로 베이크(bake)를 실시하여 자연산화막 형성을 방지한다.
증착 시 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 HCl의 혼합 가스를 사용하며, DCS의 유량은 30∼300sccm, HCl의 유량은 30∼200sccm, 증착 압력은 10∼50torr 정도로 설정한다. 또한, 증착온도는 750℃ 내지 950℃로 하는 것이 바람직하다.
다음으로, 초고진공화학증착법을 이용하는 경우에는 400∼700℃의 온도에서 증착가스로는 SiH4 또는 Si2H6가스를 사용하고 증착압력은 0.1torr 내지 1torr정도가 바람직하다.
다음으로, 도2d에 도시된 바와 같이 전체 구조물의 상부에 절연막(27)을 증착하고, 에피택셜 실리콘층(26)이 노출될때까지 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)공정을 실시하여 상기 에피택셜 실리콘층(26) 형성시에 발생한 페싯(facet)이 절연막(27)에 의해 채워지게 한다.
다음으로, 도2e에 도시된 바와 같이 소오스/드레인 형성을 위해 이온주입을 실시한다.
이때, P+ 소오스/드레인인 경우는 도펀트로 11B+ 나 BF2
+ 또는 이들을 혼합하여 사용하는데, 11B+ 의 경우는 2 ~ 50keV, BF2
+ 이온의 경우는 10 ~ 200keV의 이온 주입 에너지로 이온주입을 실시하며, 주입량(Dose)은 5 ×1014 ~ 1 ×1016 ions/㎠로 한다.
N+ 소오스/드레인의 경우는 도펀트로 As+ 나 P+ 또는 이들을 혼합하여 사용하는데, As+ 이온의 경우는 5 ~ 200keV, P+ 이온의 경우는 2 ~ 100keV의 이온주입 에너지로 이온주입을 실시하며, 주입량은 5 ×1014 ~ 1 ×1016 ions/㎠로 한다.
다음으로, 도2f에 도시된 바와 같이 이온주입된 도펀트를 활성화시키기 위해 열처리를 실시하여 도펀트들이 실리콘 기판(20) 내부로 일정 깊이만큼 확산되도록 하여 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터를 형성한다. 이때, 열처리는 노(Furnace)열처리 또는 급속열처리(RTA) 방식으로 실시할 수 있으며, 노열처리의 경우는 800 ~ 950℃의 N2분위기에서 10 ~ 30분간 실시하고, 급속열처리인 경우는 900 ~ 1050℃의 N2 또는 NH3분위기에서 5 ~ 30초간 실시한다.
이와 같이 본 발명은 에피택셜 실리콘 성장시에 발생하였던, 패싯영역을 절연막 등으로 매립하여 평탄화된 상태에서 이온주입을 실시함으로써, 도펀트의 분포가 주머니 모양이 되는 것을 방지하여 단채널 효과(short channel effect) 등의 소자 특성의 열화를 방지할 수가 있다. 또한, 에피택셜 실리콘을 게이트 높이만큼 증착함으로써, 콘택공정 시의 공정마진을 최대로 확보할 수가 있다.
또한, 첨부된 도면 도3a 내지 도3f는 본 발명의 다른 실시예에 따른 엘리베 이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 3a에 도시된 바와 같이 실리콘 기판(30)에 소자분리막(31)을 형성하고, 게이트 산화막(32), 게이트 전극용 전도막(33) 및 마스크 산화막(34)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다.
다음으로, 도 3b에 도시된 바와 같이 게이트 측벽에 산화막을 사용하여 측벽 스페이서(35)를 100Å 내지 500Å정도의 두께로 형성한다. 이때, 산화막을 대신하여 질화막을 사용하여 측벽 스페이서를 형성할 수 있다. 이어서, 비정질의 에피택셜 실리콘층 성장 전에 세정 공정을 실시하여 실리콘 기판(30) 표면의 자연산화막을 제거한다. 이때, 세정 공정은 RCA 세정, UV 오존 세정, HF 세정 등을 단독 또는 병합하여 실시할 수 있다.
이어서, 도 3c에 도시된 바와 같이 저압화학기상증착(LPCVD) 또는 초고진공화학기상증착(UHVCVD)법을 사용하여 게이트 높이보다 더 높게 에피택셜 실리콘층(36)을 성장시킨다.
에피택셜 실리콘층(36)의 증착에 대해 보다 자세히 고찰한다.
먼저, 저압화학기상증착법을 사용하는 경우 에피택셜 실리콘층(36)을 형성하기 전에 800∼900℃의 수소(hydrogen) 분위기에서 1∼5분 동안 인-시츄로 베이크(bake)를 실시하여 자연산화막 형성을 방지한다.
증착 시 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 HCl의 혼합 가스를 사용하며, DCS의 유량은 30∼300sccm, HCl의 유량은 30∼200sccm, 증착 압력은 10∼50torr 정도로 설정한다. 또한, 증착온도는 750℃ 내지 950℃로 하는 것이 바람직하다.
다음으로, 초고진공화학증착법을 이용하는 경우에는 400∼700℃의 온도에서 증착가스로는 SiH4 또는 Si2H6가스를 사용하고 증착압력은 0.1torr 내지 1torr정도가 바람직하다.
여기서, 상기 본 발명의 일실시예와 비교하여 살펴보면, 증착조건은 동일하되, 증착시간을 더 늘려주어 에피택셜 실리콘층(36)의 성장을 게이트 높이 보다 더 높게 성장을 시킨다.
다음으로, 도3d에 도시된 바와 같이 게이트의 상부와 에피택셜 실리콘층(36)의 상부 높이가 동일해 질때까지 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)공정을 실시하여, 상기 종래의 문제점이었던 에피택셜 실리콘층(36) 형성시에 발생한 패싯영역이 형성되지 않게 된다.
다음으로, 도3e에 도시된 바와 같이 소오스/드레인 형성을 위해 이온주입을 실시한다.
이때, P+ 소오스/드레인인 경우는 도펀트로 11B+ 나 BF2
+ 또는 이들을 혼합하여 사용하는데, 11B+ 의 경우는 2 ~ 50keV, BF2
+ 이온의 경우는 10 ~ 200keV의 이온주입 에너지로 이온주입을 실시하며, 주입량은 5 ×1014 ~ 1 ×1016 ions/㎠로 한다.
N+ 소오스/드레인의 경우는 도펀트로 As+ 나 P+ 또는 이들을 혼합하여 사용하 는데, As+ 이온의 경우는 5 ~ 200keV, P+ 이온의 경우는 2 ~ 100keV의 이온주입 에너지로 이온주입을 실시하며, 주입량은 5 ×1014 ~ 1 ×1016 ions/㎠로 한다.
다음으로, 도3f에 도시된 바와 같이 이온주입된 도펀트를 활성화시키기 위해 열처리를 실시하여 도펀트들이 실리콘 기판(20) 내부로 일정 깊이만큼 확산되도록 하여 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터를 형성한다. 이때, 열처리는 노열처리 또는 급속열처리를 실시한다. 노열처리의 경우는 800 ~ 950℃의 N2분위기에서 10 ~ 30분간 실시하고, 급속열처리인 경우는 900 ~ 1050℃의 N2 또는 NH3분위기에서 5 ~ 30초간 실시한다.
본 발명은 엘리베이티드 소오스/드레인 형성을 위한 에피택셜 실리콘 성장시 발생하는 패싯영역을 제거하여 소오스/드레인 도펀트 분포를 안정화하는 효과가 있으며, 이에 따라 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 삭제
- 삭제
- 삭제
- 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트를 형성하는 단계;상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키되, 상기 게이트에 인접한 상기 에피택셜 실리콘층이 상기 게이트보다 높게 성장되도록 하는 단계;상기 에피택셜 실리콘층을 리세싱하여 상기 게이트와 평탄화를 이루도록 하는 단계;상기 에피택셜 실리콘층에 소오스/드레인 형성을 위한 이온주입을 실시하는 단계; 및열처리를 실시하여 상기 에피택셜 실리콘층에 도입된 도펀트를 상기 실리콘 기판 내부로 일정 깊이만큼 확산시키는 단계를 포함하여 이루어진 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법.
- 제4항에 있어서,상기 게이트를 형성하는 단계 후 상기 실리콘 기판 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990053024A KR100623924B1 (ko) | 1999-11-26 | 1999-11-26 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990053024A KR100623924B1 (ko) | 1999-11-26 | 1999-11-26 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010048353A KR20010048353A (ko) | 2001-06-15 |
| KR100623924B1 true KR100623924B1 (ko) | 2006-09-13 |
Family
ID=19622035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990053024A KR100623924B1 (ko) | 1999-11-26 | 1999-11-26 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100623924B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818049A (ja) * | 1994-07-04 | 1996-01-19 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0945907A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置の製造方法 |
| US5831334A (en) * | 1995-10-16 | 1998-11-03 | Micron Technology, Inc. | Field effect transistors comprising electrically conductive plugs having monocrystalline and polycrystalline silicon |
| JPH11186546A (ja) * | 1997-12-22 | 1999-07-09 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-11-26 KR KR1019990053024A patent/KR100623924B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818049A (ja) * | 1994-07-04 | 1996-01-19 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0945907A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置の製造方法 |
| US5831334A (en) * | 1995-10-16 | 1998-11-03 | Micron Technology, Inc. | Field effect transistors comprising electrically conductive plugs having monocrystalline and polycrystalline silicon |
| JPH11186546A (ja) * | 1997-12-22 | 1999-07-09 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010048353A (ko) | 2001-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100554830B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100332108B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| JP5350815B2 (ja) | 半導体装置 | |
| US6627488B2 (en) | Method for fabricating a semiconductor device using a damascene process | |
| KR100301246B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100332106B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| US8847282B2 (en) | Semiconductor device and fabrication method | |
| KR100347544B1 (ko) | 반도체 소자의 접합 제조 방법 | |
| KR20010063781A (ko) | 반도체소자의 제조방법 | |
| US10497807B2 (en) | PMOS transistor and fabrication method thereof | |
| KR100314276B1 (ko) | 반도체 소자의 제조방법 | |
| KR100529395B1 (ko) | 이중 에피층 콘택 플러그 구조를 구비하는 반도체 소자 및그 제조 방법 | |
| KR100421911B1 (ko) | 반도체 소자의 격리 영역 형성 방법 | |
| KR100280809B1 (ko) | 반도체 소자의 접합부 형성 방법 | |
| KR100578218B1 (ko) | 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법 | |
| KR100623924B1 (ko) | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 | |
| KR20000043199A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100539157B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100440078B1 (ko) | 반도체소자의 제조방법 | |
| KR20000041382A (ko) | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법 | |
| KR100671562B1 (ko) | 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법 | |
| KR100691937B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010064119A (ko) | 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법 | |
| KR20010064122A (ko) | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 | |
| KR100318460B1 (ko) | 반도체소자제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |