KR100314276B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 엘리베이티드 소오스/드레인 형성시, 스페이서 형성에 따른 식각으로 인한 기판의 손실 및 결정격자붕괴를 방지하여 에피실리콘층을 용이하게 형성할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 게이트 및 마스크 절연막을 형성하는 단계; 기판 전면에 제 1 및 제 2 절연막을 순차적으로 형성하는 단계; 제 2 절연막을 제 1 식각하여 제 1 절연막이 형성된 상기 게이트 및 마스크 절연막 측벽에 제 1 스페이서를 형성하는 단계; 제 1 절연막을 언더컷이 발생하도록 제 2 식각하여 제 1 스페이서 양 측의 기판과 상기 마스크 절연막의 표면을 노출시킴과 더불어 게이트 및 마스크 절연막 측벽에 제 2 스페이서를 형성하는 단계; 노출된 기판 상에 에피실리콘층을 형성하는 단계; 및, 에피실리콘층으로 소오스/드레인용 불순물이온을 주입하고 열처리하여 엘리베이티드 소오스/드레인을 형성하는 단계를 포함한다. 또한, 제 1 절연막은 산화막으로 형성하고, 제 2 절연막은 질화막으로 형성하고, 제 1 식각은 건식식각으로 진행하고, 제 2 식각은 습식식각으로 층은 진행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 에피실리콘층을 이용한 반도체 소자의 엘리베이티드 소오스/드레인 형성방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 엘리베이티드 소오스/드레인(Elevated Source/Drain) 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 소자간 분리를 위한 소자분리막 (12)을 형성하고, 소자분리막(12)이 형성된 기판(11) 상에 게이트 산화막(13)을 형성한 후, 그 상부에 게이트용 폴리실리콘막 및 마스크용 절연막을 순차적으로 형성한다. 그런 다음, 마스크 절연막, 폴리실리콘막 및 게이트 산화막(13)을 패터닝하여 상부에 마스크 절연막(15)을 구비한 게이트(14)를 형성한다.
도 1b를 참조하면, 도 1a의 구조 상에 스페이서용 절연막을 형성하고 건식식각으로 식각하여 게이트(14) 및 마스크 절연막(15) 측벽에 스페이서(16)를 형성한 후, 습식세정을 진행하여 기판(11) 표면에 발생된 자연산화막(미도시)을 제거한다. 그런 다음, 스페이서(16) 양 측의 노출된 기판(11) 표면에 화학기상증착(Chemical Vapor Deposition; CVD)으로 에피실리콘층(17)을 선택적으로 에피성장(Selective Epi Growth)시켜 형성한다. 그리고 나서, 에피실리콘층(17)으로 불순물 이온을 주입하고 열처리를 진행한다. 이에 따라, 불순물 이온이 활성화되어 기판(11) 내로 확산함으로써, 도 1c에 도시된 바와 같이, 엘리베이티드 소오스/드레인 영역(18)이 형성된다.
한편, 상기한 건식식각은 플라즈마를 이용하여 진행하는데, 이러한 플라즈마에 기판(11) 표면이 과도하게 노출되어 기판(11)에 플라즈마 충격이 가해져서 기판(11)의 손실 및 결정격자붕괴가 야기된다. 이에 따라, 에피실리콘층(17)의 초기성장이 어려워질 뿐만 아니라 형성시 면(facet)이 발생되어 결국, 엘리베이티드소오스/드레인(18)의 도핑 프로파일이 불균일해지는 문제가 발생한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 엘리베이티드 소오스/드레인 형성시, 스페이서 형성에 따른 식각으로 인한 기판의 손실 및 결정격자붕괴를 방지하여 에피실리콘층을 용이하게 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 게이트
25 : 마스크 절연막 26, 27 : 제 1 및 제 2 절연막
26A: 제 2 스페이서 27A: 제 1 스페이서
28 : 에피실리콘층 29 : 소오스/드레인
상기한 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 게이트 및 마스크 절연막을 형성하는 단계; 기판 전면에 산화막인 제 1절연막과 질화막인 제 2 절연막을 순차적으로 형성하는 단계; 제 2 절연막을 건식 식각하여 제 1 절연막이 형성된 상기 게이트 및 마스크 절연막 측벽에 제 1 스페이서를 형성하는 단계; 제 1 절연막을 언더컷이 발생하도록 습식 식각하여 제 1 스페이서 양 측의 기판과 상기 마스크 절연막의 표면을 노출시킴과 더불어 게이트 및 마스크 절연막 측벽에 잔류되는 제 2 스페이서를 형성하는 단계; 노출된 기판 상에 에피실리콘층을 형성하는 단계; 및, 에피실리콘층으로 소오스/드레인용 불순물이온을 주입하고 열처리하여 엘리베이티드 소오스/드레인을 형성하는 단계를 포함한다.
이때, 건식식각은 100% 미만의 과도식각으로 진행하고, 습식식각은 RCA 세정 또는 UV 오존 세정과, HF 디핑의 혼합으로 제 2 스페이서의 하단부에서 약 100Å 이내의 폭만큼 소정의 언더컷이 발생할 때까지 진행한다. 또한, 에피실리콘층은 저압 화학기상증착 또는 고진공 화학기상증착으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 소자간 분리를 위한 소자분리막 (22)을 형성하고, 소자분리막(22) 형성된 기판(21) 상에 게이트 산화막(23)을 형성한 후, 그 상부에 게이트용 폴리실리콘막 및 마스크용 절연막을 순차적으로 형성한다. 그런 다음, 마스크 절연막, 폴리실리콘막 및 게이트 산화막(23)을 패터닝하여 상부에 마스크 절연막(25)을 구비한 게이트(24)를 형성한다. 도 2b를 참조하면, 도 2a의 구조 상에 스페이서용 절연막으로서 제 1 및 제 2 절연막(26, 27)을 순차적으로 형성한다. 바람직하게, 제 1 절연막(26)은 산화막으로 50 내지 150Å의 두께로형성하고, 제 2 절연막(27)은 질화막으로 300 내지 600Å의 두께로 형성한다.
그런 다음, 제 2 절연막(26)을 건식식각하여, 도 2c에 도시된 바와 같이, 제 1 절연막(26)이 형성된 게이트(24) 및 마스크 절연막(25)의 측벽에 제 1 스페이서 (27A)를 형성한다. 여기서, 건식식각은 100% 미만의 과도식각으로 진행한다. 이때, 제 1 절연막(26)은 제 2 절연막(26)의 건식식각시 기판(21)에 대한 보호막으로서 작용하여 식각으로 인한 기판(21)의 결정결함붕괴를 방지하여, 이후 진행되는 에피성장을 용이하게 한다. 그런 다음, 제 1 절연막(26)을 습식식각하여 도 2d에 도시된 바와 같이, 제 1 스페이서(27A) 양 측의 기판(21)과 마스크 절연막(25)의 표면을 노출시킴과 더불어 게이트(24) 및 마스크 절연막(25)의 측벽에 제 2 스페이서 (26A)를 형성한다. 여기서, 습식식각은 RCA 세정 또는 UV 오존 세정과, HF 디핑의 혼합으로, 제 2 스페이서(26A)의 하단부에서 약 100Å 이내의 폭만큼 소정의 언더컷(undercut)이 발생할 때까지 진행한다. 또한, 이러한 습식식각은 종래의 자연산화막 제거를 위한 습식세정으로 진행할 수 있으므로, 별도의 식각공정이 요구되지 않는다.
그리고 나서, 도 2e에 도시된 바와 같이, 제 1 및 제 2 스페이서(27a, 26a) 양 측의 노출된 기판(21) 상에 저압 화학기상증착(LPCVD) 또는 고진공 화학기상증착(UHVCVD)으로 에피실리콘층(28)을 500 내지 2,000Å의 두께로 선택적으로 에피성장시켜 형성한다. 여기서, 저압 화학기상증착을 이용하는 경우에는, 먼저 에피실리콘층(18)의 형성전에 1 내지 5분동안 800 내지 900℃의 온도에서 수소 베이킹을 인시튜(in-situ) 방식으로 진행하여 산화막 생성을 방지한 후, 증착개스로서 30 내지 300sccm의 DCS와 30 내지 200sccm의 HCl을 이용하여, 10 내지 50 torr의 압력에서 750 내지 950℃의 온도로 3 내지 10분 동안 진행한다. 또한, 고진공 화학기상증착을 이용하는 경우에는, 증착개스로서 실란(silane) 또는 디실란(disilane)을 이용하여 1torr 미만의 압력에서 600 내지 700℃의 온도로 진행한다. 상기한 에피실리콘층(28)의 성장시, 제 2 스페이서(26a) 하단부에 발생된 언더컷에 의해 초기 면결정에 영향을 미치는 면부분이 게이트 내부로 잠식하여 면발생이 억제된다.
그 후, 도 2f에 도시된 바와 같이, 에피실리콘층(28)으로 1×1015내지 1×1017이온/㎠의 농도로 소오스/드레인용 불순물 이온을 주입하고, 노열처리나 급속열처리(Rapid Thermal annealing; RTA)를 이용하여 열처리를 진행한다. 여기서, 노열처리의 경우에는 N2분위기에서 800 내지 950℃의 온도로 10 내지 30분 동안 실시하고, RTP의 경우에는 N2또는 NH3분위기에서 900 내지 1,050℃의 온도로 0 내지 30초 동안 초당 30 내지 200℃의 승온속도로 진행한다. 이러한 열처리에 의해, 불순물 이온이 활성화되어 기판(21) 내로 확산함으로써, 엘리베이티드 소오스/드레인 영역(29)이 형성된다. 이때, 소오스/드레인 영역(29)이 P형인 경우에는 불순물 이온으로서 B 또는 BF2이온을 주입하고, N형인 경우에는 As 또는 P이온을 주입한다. 바람직하게, B이온은 5 내지 50KeV의 에너지로 주입하고, BF2이온은 10 내지 100KeV의 에너지로 주입하고, As이온은 10 내지 100Kev의 에너지로 주입하며, P이온은 10 내지 70KeV의 에너지로 주입한다.
상기한 본 발명에 의하면, 게이트의 측벽 스페이서를 제 1 및 제 2 절연막의 이중막으로 형성함에 따라, 제 2 절연막의 건식식각시 제 1 절연막에 의해 기판이 보호되어 식각에 따른 기판의 손실 및 결정결함붕괴가 방지되어, 에피성장이 용이해진다. 또한, 스페이서 하단부의 언더컷에 의해 에피성장시 면발생이 억제됨으로서, 균일한 불순물 농도 프로파일을 갖는 엘리베이티드 소오스/드레인을 형성하는 것이 가능하므로, 결국 제조공정능력의 안정화 및 소자특성 향상의 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (14)
- 반도체 기판 상에 게이트 산화막, 게이트 및 마스크 절연막을 형성하는 단계;상기 기판 전면에산화막인 제 1절연막과 질화막인제 2 절연막을 순차적으로 형성하는 단계;상기 제 2 절연막을건식식각하여 상기 제 1 절연막이 형성된 상기 게이트 및 마스크 절연막 측벽에 제 1 스페이서를 형성하는 단계;상기 제 1 절연막을 언더컷이 발생되도록습식식각하여 상기 제 1 스페이서 양 측의 기판과 상기 마스크 절연막의 표면을 노출시킴과 더불어 상기 게이트 및 마스크 절연막 측벽에잔류되는제 2 스페이서를 형성하는 단계;상기 노출된 기판 상에 에피실리콘층을 형성하는 단계; 및,상기 에피실리콘층으로 소오스/드레인용 불순물이온을 주입하고 열처리하여 엘리베이티드 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기제 1절연막은 50 내지 150Å의 두께로 형성하고, 상기제 2절연막은 300 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 건식 식각은 100% 미만의 과도식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 습식 식각은 RCA 세정 또는 UV 오존 세정과, HF 디핑의 혼합으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 습식 식각은 상기 제 2 스페이서의 하단부에서 약 100Å 이내의 폭만큼 소정의 언더컷이 발생할 때까지 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 에피실리콘층은 저압 화학기상증착 또는 고진공 화학기상증착으로 500 내지 2,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 에피실리콘층을 저압 화학기상증착으로 형성하는 경우, 상기 제 2 스페이서를 형성하는 단계와 상기 에피실리콘층을 형성하는 단계 사이에 수소베이킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 수소베이킹은 1 내지 5분동안 800 내지 900℃의 온도에서 인시튜방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 저압 화학기상증착은 증착개스로서 30 내지 300sccm의 DCS와 30 내지 200sccm의 HCl을 이용하여, 10 내지 50 torr의 압력에서 750 내지 950℃의 온도로 3 내지 10분 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 고진공 화학기상증착은 증착개스로서 실란 또는 디실란을 이용하여 1torr 미만의 압력에서 600 내지 700℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인용 불순물이온은 1×1015내지 1×1017이온/㎠의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리는 노열처리 또는 급속열처리로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 노열처리는 N2분위기에서 800 내지 950℃의 온도로 10 내지 30분 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서, 상기 급속열처리는 N2또는 NH3분위기에서 900 내지 1,050℃의 온도로 0 내지 30초 동안 초당 30 내지 200℃의 승온속도로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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