KR100680943B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 불소(F19)의 아웃-디퓨전 및 도우펀트의 확산을 억제할 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자의 트래지스터 형성방법은, 기판상에 게이트를 형성하는 단계; 상기 게이트가 형성된 기판을 세정하는 단계; 상기 세정된 기판 및 게이트상에 박막의 질화막을 형성하는 단계; 상기 질화막상에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막을 식각하여 게이트 양측벽에 스페이서를 형성하면서, 상기 스페이서 양측의 질화막상에 상기 스페이서용 절연막을 잔존시키는 단계; 및 상기 스페이서 양측의 기판내에 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1c는 종래의 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 제조공정도.
도 2a 내지 도 2g는 본 발명의 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 제조공정도.
도 3은 도 2g의 소오스/드레인 전극 형성을 위한 어닐링 후의 종래(a)와 본 발명(b)의 TED를 비교 도시한 그래프.
* 도면의 주요 부분에 대한 부호 설명 *
11 : 실리콘 기판 12 : 소자분리막
13 : PMOS 영역 14 : 스크린 산화막
16 : 게이트 산화막 18 : 게이트용 도전막
20 : 박막의 제1 질화막 22, 24 : 산화막
26 : 제2 질화막 30 : 스페이서
22a, 24a : 잔존 산화막 32a, 32b : 소오스/드레인 영역
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 보다 구체적으로는 PMOS 트랜지스터의 샬로우(shallow) 접합 형성방법에 관한 것이다.
일반적으로, 제 5족의 불순물이 도핑된 PMOS 트랜지스터를 형성하기 위한 방법으로서 종래에는 소오스/드레인 영역에 붕소(B11) 또는 이불화 붕소(BF2)의 이온주입을 통한 PMOS 트랜지스터의 형성이 제안되었다. 그러나, 상기 붕소(B11)는 입자의 크기가 작고 가벼우며, 확산도가 뛰어나기 때문에 후속 열공정 동안에 상기 붕소(B11)이온은 게이트 산화막 내로 확산하여, 게이트 산화막의 특성을 저하시키고 반도체 소자의 신뢰성을 잃게 한다. 이에따라, 종래에는 상기 붕소(B11) 이온보다 입자의 크기가 큰 이불화 붕소(BF2)를 이용하여 PMOS 트랜지스터를 형성하였다.
도 1a 내지 도 1c는 종래의 PMOS 트랜지스터 형성방법을 설명하기 위한 단면도이다.
먼저, 도 1a에 도시된 바와같이, 소자 분리 영역을 정의한 소자분리막(2)이 형성된 실리콘 기판(1)상에 게이트 산화막(3) 및 게이트용 도전막(4)을 차례로 증착한다.
그 다음, 도 1b에 도시된 바와같이, 게이트용 도전막(4)상에 게이트 구조를 한정하는 감광막 패턴(미도시)을 형성한 다음, 상기 감광막 패턴을 식각 마스크로 게이트용 도전막(4) 및 게이트 산화막(3)을 차례로 식각하여 게이트를 형성한다.
이어서, 도 1c에 도시된 바와같이, 상기 게이트가 형성된 실리콘 기판(1)상에 스페이서용 절연막을 증착한 다음, 스페이서용 절연막(5)을 이방성 식각하여 스페이서(5)를 형성한다. 그리고나서, 스페이서(5) 양측의 실리콘 기판(1) 내에 이불화 붕소(BF2)를 이온주입하여 소오스/드레인 영역을 형성한다. 그 다음, 어닐링 공정을 수행하여 소오스/드레인 전극(6a)(6b)을 형성한다.
그러나, 기존의 이불화 붕소 (BF2)가 소오스/드레인 전극(6a)(6b)을 형성하기 위해 이온주입이 되는 경우, 상기 이불화 붕소(BF2)는 상기 붕소(B11)보다 확산도가 낮지만, 이불화 붕소 내부에 갖고 있는 입자의 크기가 큰 잔류 불소(19F)가 게이트 산화막(3)으로 아웃-디퓨전(out-diffusion)됨으로써 게이트 산화막(3) 특성 저하를 초래하며, 후속 열공정 과정에서 TED(Transient Enhanced Diffusion)가 발생하여 채널 방향 및 깊이 방향으로 도우펀트 확산을 일으켜 채널 및 셀 간의 펀치스로우 특성을 악화시킨다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 이불화붕소의 이온주입 전, 박막의 질화막을 증착함으로써 불소(F19)의 아웃-디퓨전 및 도우펀트의 확산을 억제할 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
상기 목적 달성을 위한 본 발명의 반도체 소자의 트래지스터 형성방법은, 기판상에 게이트를 형성하는 단계; 상기 게이트가 형성된 기판을 세정하는 단계; 상 기 세정된 기판 및 게이트상에 박막의 질화막을 형성하는 단계; 상기 질화막상에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막을 식각하여 게이트 양측벽에 스페이서를 형성하면서, 상기 스페이서 양측의 질화막상에 상기 스페이서용 절연막을 잔존시키는 단계; 및 상기 스페이서 양측의 기판내에 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 제조공정도이다.
먼저, 도 2a에 도시된 바와같이, 반도체 기판(11)의 소정 부분에 소자 형성 영역과 소자분리 영역을 한정하는 필드산화막(12)을 형성한다.
그 다음, 공지된 기술인 마스크 및 이온주입 공정을 실시하여 상기 반도체 기판(11) 내에 N-웰(13 : 이하, PMOS영역)을 형성한다.
이어서, 도 2b에 도시된 바와같이, 상기 PMOS 영역(13)을 포함하는 상기 반도체 기판(11)의 전체 표면상에 스크린 산화막(14)을 형성하고, 포토/마스크 공정을 이용하여 PMOS 영역(13)상에 문턱전압 이온주입 공정을 수행한 다음, 상기 스크린 산화막(14)을 제거한다. 이 때, 상기 이온주입의 도펀트는 비소나 인을 이용하여 이온주입을 실시한다.
그 다음, 도 2c에 도시된 바와같이, 스크린 산화막(14)을 제거한 다음, 실리콘 기판(11)상게 게이트 산화막(16) 및 게이트용 도전막(18)을 차례로 증착한다. 이어서, 게이트용 도전막(18)상에 게이트 구조를 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각 마스크로 게이트용 도전막(18) 및 게이트 산화막(16)을 차례로 패터닝하여 게이트를 형성한다. 그리고나서, 상기 게이트 형성시 잔존하는 산화막(미도시)을 완전히 제거하기 위해 불산 용액을 이용하여 세정 공정을 진행한다. 이는 후속 형성되는 질화막의 스크린(screen) 효과 상쇄를 억제하고, 게이트 형성시 잔존 산화막 두께의 불균일성에서 오는 이온 주입 공정의 불안정을 억제하기 위함이다.
이어서, 도 2d에 도시된 바와같이, 세정된 실리콘 기판(11) 및 게이트 상에 박막의 제1 질화막(20)을 형성한다. 이때, 제1 질화막(20)은 640 ~ 770℃의 온도범위에서 20 ~ 100Å 두께로 형성됨이 바람직하다. 상기 제1 질화막(20)은 후속 이불화 붕소(BF2)의 불소(F19)의 아웃-디퓨전과 도우펀트의 TED 억제를 위한 스크린 층(screen layer)의 역할을 수행한다.
그 다음, 도 2e에 도시된 바와같이, 제1 질화막(20)상에 스페이서용 절연막을 증착한다. 상기 스페이서용 절연막은 산화막(22)으로 형성하거나, 도 2f에 도시된 바와같이 산화막(24) 및 제2 질화막(26)의 적층된 구조로 증착한다. 그런다음, 상기 스페이서용 절연막을 이방성 식각하여 게이트 양측벽에 스페이서(30)를 형성하면서, 스페이서(30) 양측의 제1 질화막(20)상의 산화막(22)(24)을 잔존시킨다. 이는 스페이서(30) 형성의 식각 과정에서 발생할 수 있는 제1 질화막(20)의 손실을 피하기 위함이다. 이러한 잔존 산화막(22a)(24a)은 바람직하게 30 ~ 100Å의 두께 로 남는다.
그런다음, 도 2g에 도시된 바와같이, 스페이서(30) 양측의 기판내에 이불화 붕소(BF2)를 이온주입하여 제1 질화막(20)을 이용한 PMOS 트랜지스터의 소오스/드레인 영역(32a)(32b)인 샬로우(shallow) 접합 형성을 진행한다.
도 3은 소오스/드레인 전극 형성을 위한 어닐링 후의 종래(A)와 본 발명(B)의 TED를 비교 도시한 그래프로, 본 발명의 질화막을 이용하여 이온주입을 했을 때 도우펀트 확산이 억제된다는 것을 알 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 소자의 트랜지스터 형성방법에 의하면, PMOS 트랜지스터를 형성하기 위한 이불화 붕소(BF2) 이온주입 전, 박막의 제1 질화막(20)을 기판상에 형성함으로써 잔류 불소(F19)의 게이트 산화막으로의 아웃-디퓨전(out-diffusion)을 억제할 수 있다.
이에따라, 게이트 산화막 특성 열화를 방지할 수 있으며, TED(Transient Enhanced Diffusion)에 의한 도우펀트의 채런 및 깊이 방향으로의 확산을 억제할 수 있어 펀치스로우 특성을 향상시킬 수 있다.
Claims (7)
- 기판상에 게이트를 형성하는 단계;상기 게이트가 형성된 기판을 세정하는 단계;상기 세정된 기판 및 게이트상에 박막의 질화막을 형성하는 단계;상기 질화막상에 스페이서용 절연막을 형성하는 단계;상기 스페이서용 절연막을 식각하여 게이트 양측벽에 스페이서를 형성하면서, 상기 스페이서 양측의 질화막상에 상기 스페이서용 절연막을 잔존시키는 단계; 및상기 스페이서 양측의 기판내에 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1항에 있어서,상기 세정은 불산을 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1항에 있어서,상기 질화막은 640 ~ 770℃의 온도범위에서 20 ~ 100Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1항에 있어서,상기 스페이서용 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1항에 있어서,상기 스페이서용 절연막은 산화막 및 질화막의 적층된 구조인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 5항에 있어서,상기 스페이서 형성은, 상기 게이트 양측벽에 산화막 및 질화막 구조의 스페이서를 형성하면서, 상기 스페이서 양측의 질화막상에는 상기 산화막을 잔존시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1항에 있어서,상기 잔존된 스페이서용 절연막은 30 ~ 100Å의 두께로 남는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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