KR100407999B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100407999B1 KR100407999B1 KR10-2001-0085150A KR20010085150A KR100407999B1 KR 100407999 B1 KR100407999 B1 KR 100407999B1 KR 20010085150 A KR20010085150 A KR 20010085150A KR 100407999 B1 KR100407999 B1 KR 100407999B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- gate
- forming
- insulating layer
- sidewall
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 소오스/드레인 이온 주입과 게이트 이온 주입을 독립적으로 진행하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 전극들을 형성하고, 그 양측 기판 표면내에 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극의 양측에 제 1,2 측벽을 중첩되도록 형성하고 소오스/드레인 이온 주입 공정을 진행하는 단계;상기 게이트 전극 및 제 1,2 측벽을 완전히 덮도록 전면에 평탄화용 절연층을 형성하는 단계;상기 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 단계;상기 제 1 측벽의 일부가 리세스되도록 상기 평탄화된 절연층을 식각하는 단계;게이트 전극들을 선택하여 게이트 이온 주입을 하는 단계;전면에 베리어 형성용 물질층을 증착하고 이방성 식각하여 상기 리세스 부분에 베리어층을 형성하는 단계;상기 소오스/드레인 영역 및 게이트 상부 표면에 살리사이드층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 소오스/드레인 이온 주입과 게이트 이온 주입을 독립적으로 진행하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
CMOS(Complementary Metal Oxide Semicoductor) 소자는 N 채널 MOS(NMOS) 트랜지스터와 P 채널 MOS(PMOS) 트랜지스터가 조합된 구조를 갖는다. 이러한 CMOS 소자는 전력공급단자들 사이의 DC 전압이 매우 작기 때문에, NMOS 또는 PMOS 트랜지스터와 같은 단일 소자에 비하여 전력소모가 적은 장점을 갖는다.
따라서, CMOS 소자는 저전력 장치에 적합할 뿐만 아니라, 고속 및 고집적 장치에 적합하다.
한편, CMOS 소자의 제조시, NMOS 트랜지스터와 PMOS 트랜지스터를 형성하기 위해서는 N웰 및 P웰의 형성이 필수적이며, 이러한 N웰과 P웰 사이의 절연은 PN 접합에 의해 이루어진다.
현재 반도체 장치는 소자의 속도향상과 고집적화를 위해서 게이트의 최소 선폭을 계속 축소하고 있다. 이에 따라 최근 게이트의 최소 선폭은 약 0.15㎛ 내지 0.13㎛까지 설계가 가능하게 되었다.
한편, 최근 들어 반도체 장치의 불순물 주입공정은 주로 확산(diffusion)공정보다는 이온주입(ion implantation)공정을 실시하는데, 이때 채널링 효과가 종종 발생되는 경우가 있었다.
상기 채널링 효과는 이온 빔(ion beam)이 원자가 없는 빈 공간을 따라서 들어오게 되면 비정질의 타겟보다 투사 범위가 훨씬 길게 되어 반도체 장치의 신뢰성을 크게 저하시킨다.
예를 들어 소스/드레인의 형성시 단결정 기판으로 이온 주입되는 불순물 이온의 침투 깊이가 깊어지게 되면 반도체 기판 내에는 얕은 불순물 접합층이 형성되지 않는다.
종래 기술에서는 CMOS 반도체 소자의 제조시에 N+ 게이트는 게이트 도핑 효율을 높이기 위하여 통상적으로 게이트 패터닝 공정을 진행하기 전에 게이트 도핑(pre-doping) 공정을 진행한다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제가 있다.
게이트 도핑 효율을 높이기 위하여 게이트 패터닝 공정을 진행하기 전에 게이트 도핑 공정을 진행하는데, 이는 게이트 식각 공정시에 NP 바이어스를 유발시켜 NMOS 트랜지스터와 PMOS 트랜지스터의 CD(Critical Dimension) 차이를 발생시킨다.
이와 같은 CD 차이는 게이트 식각 공정시에 사용되는 마스크마다 달라진다.
또한, NMOS 트랜지스터의 식각율(etch rate)이 커 NMOS 트랜지스터 영역의 액티브에 오버 에치가 일어나는데 이는 액티브 영역에 데미지를 가하여 소자의 특성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 공정의 문제를 해결하기 위한 것으로, 소오스/드레인 이온 주입과 게이트 이온 주입을 독립적으로 진행하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1j는 본 발명에 따른 반도체 소자의 제조 공정을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
11. 반도체 기판 12. 게이트 전극
13. 저농도 불순물 영역 14. 제 1 측벽
15. 제 2 측벽 16. 소오스/드레인 영역
17. 평탄화용 절연층 17a. 완전 폴리싱 절연층
17b. 오버 에치된 절연층 18. 게이트 이온 주입 마스크
19. 베리어 형성용 물질층 19a. 베리어층
20. 살리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은반도체 기판상에 게이트 전극들을 형성하고, 그 양측 기판 표면내에 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극의 양측에 제 1,2 측벽을 중첩되도록 형성하고 소오스/드레인 이온 주입 공정을 진행하는 단계;상기 게이트 전극 및 제 1,2 측벽을 완전히 덮도록 전면에 평탄화용 절연층을 형성하는 단계;상기 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 단계;상기 제 1 측벽의 일부가 리세스되도록 상기 평탄화된 절연층을 식각하는 단계;게이트 전극들을 선택하여 게이트 이온 주입을 하는 단계;전면에 베리어 형성용 물질층을 증착하고 이방성 식각하여 상기 리세스 부분에 베리어층을 형성하는 단계;상기 소오스/드레인 영역 및 게이트 상부 표면에 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1a내지 도 1j는 본 발명에 따른 반도체 소자의 제조 공정을 위한 공정 단면도이다.
본 발명은 게이트 전극을 먼저 패터닝하고, 소오스/드레인 이온 주입 공정과 게이트 이온 주입 공정을 각각 독립적으로 진행하여 게이트 패터닝시의 NP 바이어스에 의한 문제를 해결하고, 소오스/드레인 영역의 도핑 프로파일을 정확하게 제어할 수 있도록한 것이다.
먼저, 도 1a에서와 같이, 반도체 기판(11)의 전면에 게이트 형성용 물질층을 증착하고 선택적으로 패터닝하여 게이트 전극(12)을 형성한다.
이어, 상기 게이트 전극(12)을 마스크로 하여 LDD(Lightly Doped Drain) 영역을 형성하기 위한 저농도 불순물을 주입하여 저농도 불순물 영역(13)을 형성한다.
그리고 도 1b에서와 같이, 상기 게이트 전극(12)을 포함하는 전면에 제 1,2 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로 제 1,2 측벽(14)(15)을 형성한다.
여기서, 제 1 측벽(14)은 TEOS(Tetra-Ethyl-Ortho-Silicate)를 사용하여 형성하고, 제 2 측벽(15)은 나이트라이드를 사용하여 형성한다.
이어, 도 1c에서와 같이, 전면에 TEOS를 사용하여 평탄화용 절연층(17)을 게이트 전극(12)의 두께보다 200 ~ 2000Å 두꺼운 두께로 형성한다.
여기서, 평탄화용 절연층(17)을 TEOS가 아니고 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 공정을 형성할 수 있는 산화막 계열의 모든 절연층을 사용할 수 있음은 당연하다.
그리고 도 1d에서와 같이, 상기 평탄화용 절연층(17)을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하여 완전 폴리싱 절연층(17a)을 형성한다.
여기서, 평탄화용 절연층(17)을 완전 폴리싱하지 않고 게이트 전극(12)의 손상을 억제하기 위하여 게이트 전극(12)의 상부에 100 ~ 800Å의 두께로 평탄화용 절연층(17)이 잔류하도록 CMP한후 습식 식각 또는 건식 식각 공정으로 추가적으로 제거하여 게이트 전극(12)을 노출시키는 것도 가능하다.
이어, 도 1e에서와 같이, 상기 완전 폴리싱 절연층(17a)을 습식 식각 또는건식 식각 공정으로 게이트 전극(12)의 상부 높이보다 낮은 높이를 갖도록 식각하여 오버 에치된 절연층(17b)을 형성한다.
이때, 제 1 측벽(14)은 평탄화용 절연층과 동일 물질이므로 게이트 전극(12)보다 낮은 높이를 갖도록 제거되어 리세스 영역을 갖는다.
여기서, 습식 식각 공정을 사용하는 경우 오버 에치된 절연층(17b)을 희석된 불화수소 용액 또는 BOE(Buffered Oxide Etcher)를 사용하여 식각할 수도 있다.
그리고 도 1f에서와 같이, 게이트 이온 주입 마스크(18)를 이용하여 N-gate 또는 P-gate만 선택적으로 게이트 이온 주입 공정을 진행한다.
이어, 도 1g에서와 같이, 전면에 40 ~ 60Å의 두께로 나이트라이드를 증착하여 베리어 형성용 물질층(19)을 형성한다.
상기 나이트라이드를 제 1 측벽 형성용 물질 두께의 반보다 두껍게 형성하여 후속 식각 공정시에 잔류될 수 있도록 한다.
여기서, 베리어 형성용 물질층(19)은 제 1 측벽(14)의 리세스 부분을 채운다.
그리고 도 1h에서와 같이, 상기 베리어 형성용 물질층(19)을 이방성 식각하여 제 1 측벽(14)의 리세스 부분에 작은 측벽 형성로 남는 베리어층(19a)을 형성한다.
이어, 도 1i에서와 같이, 상기 베리어층(19a)을 이용하여 제 1 측벽(14)이 제거되지 않도록한 상태에서 오버 에치된 절연층(17b)을 제거한다.
즉, 오버 에치된 절연층(17b)과 제 1 측벽(14)은 동일 물질이지만,베리어층(19a)에 의해 제 1 측벽(14)이 제거되지 않는다.
그리고 도 1j에서와 같이, 전면에 실리사이드 형성용 물질층을 증착하고 어닐 공정으로 실리사이드화 하여 소오스/드레인 영역(16)의 표면과 게이트 전극(12)의 표면에 살리사이드층(20)을 형성한다.
이와 같은 본 발명은 소오스/드레인 이온 주입과 게이트 이온 주입을 독립적으로 진행하여 소자의 특성을 향상시킬 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
게이트의 패터닝후에 게이트 도핑 공정을 진행하므로 게이트 식각 공정시에 유발되는 NP 바이어스에 의한 소자의 특성 저하를 막을 수 있다.
이와 같은 본 발명은 게이트 패터닝 공정의 안정성을 높이고, 소오스/드레인 이온 주입 공정과 게이트 이온 주입 공정을 독립적으로 진행할 수 있어 소자의 특성을 향상시키는 효과가 있다.
또한, 게이트 전극의 금속 실리사이드의 저항을 낮추고 후속 열공정에 의한 열화를 억제하여 제품의 신뢰성을 높이는 효과가 있다.
Claims (5)
- 반도체 기판상에 게이트 전극들을 형성하고, 그 양측 기판 표면내에 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극의 양측에 제 1,2 측벽을 중첩되도록 형성하고 소오스/드레인 이온 주입 공정을 진행하는 단계;상기 게이트 전극 및 제 1,2 측벽을 완전히 덮도록 전면에 평탄화용 절연층을 형성하는 단계;상기 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 단계;상기 제 1 측벽의 일부가 리세스되도록 상기 평탄화된 절연층을 식각하는 단계;게이트 전극들을 선택하여 게이트 이온 주입을 하는 단계;전면에 베리어 형성용 물질층을 증착하고 이방성 식각하여 상기 리세스 부분에 베리어층을 형성하는 단계;상기 소오스/드레인 영역 및 게이트 상부 표면에 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 1 측벽과 평탄화용 절연층을 동일 물질로 형성하고, 제 2 측벽과 베리어층을 동일 물질로 형성하는 것을 특징으로 하는 반도체 소자의제조 방법.
- 제 1 항에 있어서, 제 1 측벽을 TEOS를 사용하여 형성하고, 제 2 측벽을 나이트라이드를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 평탄화용 절연층을 게이트 전극의 두께보다 200 ~ 2000Å 두꺼운 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 게이트 전극의 상부 표면이 노출되도록 평탄화용 절연층을 평탄화하는 공정을,CMP 공정으로 한번에 진행하거나, 완전 폴리싱하지 않고 게이트 전극의 상부에 100 ~ 800Å의 두께로 평탄화용 절연층이 잔류하도록 CMP한후 습식 식각 또는 건식 식각 공정으로 추가적으로 제거하여 게이트 전극을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085150A KR100407999B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085150A KR100407999B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030054744A KR20030054744A (ko) | 2003-07-02 |
| KR100407999B1 true KR100407999B1 (ko) | 2003-12-01 |
Family
ID=32213478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0085150A KR100407999B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100407999B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| KR19990011632A (ko) * | 1997-07-24 | 1999-02-18 | 윤종용 | 샐리사이드층을 구비하는 반도체장치 및 그 제조방법 |
| US6277677B1 (en) * | 1999-04-12 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
| KR20020027772A (ko) * | 2000-10-05 | 2002-04-15 | 윤종용 | 듀얼 게이트형 모스 트랜지스터 제조방법 |
| KR20020052680A (ko) * | 2000-12-26 | 2002-07-04 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
-
2001
- 2001-12-26 KR KR10-2001-0085150A patent/KR100407999B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| KR19990011632A (ko) * | 1997-07-24 | 1999-02-18 | 윤종용 | 샐리사이드층을 구비하는 반도체장치 및 그 제조방법 |
| US6277677B1 (en) * | 1999-04-12 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
| KR20020027772A (ko) * | 2000-10-05 | 2002-04-15 | 윤종용 | 듀얼 게이트형 모스 트랜지스터 제조방법 |
| KR20020052680A (ko) * | 2000-12-26 | 2002-07-04 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030054744A (ko) | 2003-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6723658B2 (en) | Gate structure and method | |
| KR100282452B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US6274419B1 (en) | Trench isolation of field effect transistors | |
| JP2012507162A (ja) | トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 | |
| KR100843879B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US6403425B1 (en) | Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide | |
| KR100983514B1 (ko) | 반도체소자 제조 방법 | |
| KR20040060565A (ko) | 반도체 소자의 더미 게이트 및 도핑을 이용한 이중 게이트산화막 제조방법 | |
| KR100811386B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100407999B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100873240B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5672055B2 (ja) | 半導体装置の製造方法 | |
| JP4630235B2 (ja) | 半導体装置及びその製造方法 | |
| KR100485004B1 (ko) | 에스오아이 반도체 소자 및 그 제조 방법 | |
| KR101068140B1 (ko) | 반도체 소자의 제조방법 | |
| KR100400784B1 (ko) | 반도체 소자의 살리사이드 형성 방법 | |
| KR100611786B1 (ko) | Ｍｏｓ 트랜지스터 제조 방법 | |
| KR100247811B1 (ko) | 반도체장치의 제조방법 | |
| KR20030054803A (ko) | 반도체 소자의 제조 방법 | |
| KR20010065914A (ko) | 대머신 게이트형 모스 트랜지스터 제조방법 | |
| KR100400780B1 (ko) | 반도체 소자의 제조 방법 | |
| US8133814B1 (en) | Etch methods for semiconductor device fabrication | |
| KR100396711B1 (ko) | 반도체 소자의 제조방법 | |
| KR100275965B1 (ko) | 반도체 장치의 제조방법 | |
| KR100467642B1 (ko) | 반도체 소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |