JP2012507162A - トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 - Google Patents

トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 Download PDF

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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled

Abstract

【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。
【選択図】図２ｃ

Description

ここに開示される主題は概して集積回路に関し、更に特定的には、ＭＯＳトランジスタのチャネル領域内の電荷キャリア移動度を高めるように、応力を与えられたオーバ層(overlayers)のような応力源を用いることにより歪を与えられたチャネル領域、ドレイン及びソース区域内の歪を与えられた半導体合金を有するトランジスタに関する。
概して多くのプロセス技術が半導体製造の分野において現在のところ実施されており、マイクロプロセッサ、複雑な記憶チップ等のような複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、ＣＭＯＳ技術が最も有望な手法の１つである。ＣＭＯＳ技術を用いる複雑な集積回路の製造の間、何百万のトランジスタ、即ちｎチャネルトランジスタ及びｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近くに形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、多数電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極への制御電圧の印加に際して絶縁層の下方に伝導性チャネルを急速に生成する能力と共に、チャネル領域の全体的な伝導性がＭＯＳトランジスタの性能を実質的に決定する。このようにチャネル長の減少は、集積回路の動作速度の向上及びパッキング密度の向上を達成するための支配的な設計基準である。
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。この点において１つの主要な課題は、ドレイン及びソース領域並びにこれらに接続される任意のコンタクトにおける低いシート抵抗及び接触抵抗を提供すること、そしてチャネル可制御性を維持することである。例えば、チャネル長を減少させることは、ゲート電極とチャネル領域の間での容量性結合の増大を必要とするであろうし、このことはゲート絶縁層の厚みの減少を必要とするであろう。現在のところ、二酸化シリコンベースのゲート絶縁層の厚みは１乃至２ナノメートルの範囲内にあり、ゲート誘電体厚みを減少させる場合に典型的には指数関数的に増加する漏れ電流を考慮すると、更なる厚みの減少は望ましくないであろう。
限界寸法、即ちトランジスタのゲート長の継続的なサイズ減少は、上で特定した課題に関して高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とする。従って、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めることによりトランジスタ要素のチャネル伝導性を高めることによってトランジスタ性能を向上させ、それにより、将来の技術ノードへの進歩と同等の性能改善を達成する可能性を提供する一方で、ゲート電極構造と誘電体の縮小化のような上述した課題の多くを回避し又は少なくとも先送りすることも提案されてきた。電荷キャリア移動度を高めるための１つの効果的なメカニズムは、対応する歪をチャネル領域内に生じさせるように例えばチャネル領域の近傍に引張り又は圧縮応力を発生させることによるチャネル領域内の格子構造の修正であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、標準的なシリコン基板に対してチャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導度並びにこれに伴い駆動電流及び動作速度における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりｐ型トランジスタの性能を高める可能性が提供される。例えば歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、更なるデバイス世代にとって極めて有望な手法である。
トランジスタ要素のチャネル領域内に歪を生成するための１つの有望な手法によると、基本的トランジスタ構造の上方に形成される誘電体材質が、トランジスタに、そして特にそのチャネル領域内に望ましいタイプの歪を誘起するように、大きな応力を受けた状態で設けられ得る。例えば、トランジスタ構造は典型的には層間誘電体材質によって包囲されており、層間誘電体材質は、個々のトランジスタ構造の望ましい機械的な及び電気的な一体化をもたらすことができ、また個々の回路要素の間での電気的な相互接続をもたらすために典型的には必要になる追加的な配線層の形成のためのプラットフォームを提供することができる。即ち、電気的な接続を確立するための適切な伝導性材質を含む水平金属線及び垂直ビアを含み得る多数の配線レベル又はメタライゼーション層が典型的には設けられるであろう。その結果、トランジスタ、キャパシタ等のような実際の回路要素又はそれらのそれぞれの部分を一番最初のメタライゼーション層に接続する適切なコンタクト構造が設けられる必要がある。この目的で、回路要素の望ましいコンタクト区域と接続するそれぞれの開口を設けるために、層間絶縁材質は適切にパターニングされる必要があり、このことは、エッチング停止材質を実際の層間誘電体材質と組み合わせて用いることによって達成され得る。
例えば、二酸化シリコンはシリコン窒化物と組み合わされる十分に確立された層間誘電体材質であり、シリコン窒化物はコンタクト開口を形成する際の効果的なエッチング停止材質として作用することができる。その結果、特にシリコン窒化物は十分に確立されたプラズマ強化ＣＶＤ（化学的気相堆積）技術に基いて大きな内部応力で堆積させられ得るので、エッチング停止材質、即ちシリコン窒化物材質は、基本的なトランジスタ構造に密着し、従ってトランジスタ内に歪を誘起するために効果的に用いられ得る。例えば、適切な堆積パラメータを選択することによって、シリコン窒化物を２ＧＰａ以上までの大きな内部圧縮応力で堆積させることができる。一方、プロセスパラメータ、例えばシリコン窒化物材質の堆積に際しての特定の程度のイオン衝撃を適切に調節することによって、適度に高い内部引張り応力レベルを１ＧＰａ以上まで生成することができる。その結果、トランジスタ要素のチャネル領域内に生成される歪の大きさは、誘電体エッチング停止材質の内部応力レベル及び応力を与えられた誘電体材質の厚みと、大きな応力を与えられた誘電体材質のチャネル領域に対する実効オフセットとの組み合わせに依存するであろう。従って、トランジスタ性能を高めることを考慮すると、内部応力レベルを高め、そしてまた大きな応力を与えられた誘電体材質をトランジスタ要素の近傍に多量に設ける一方で、応力を与えられた誘電体材質をできるだけチャネル領域の近くに配置することが望ましいであろう。しかし、シリコン窒化物材質の内部応力レベルは、現在利用可能なプラズマ強化ＣＶＤ技術の全体的な堆積能力によって制限される可能性がある一方で、実効層厚は基本的なトランジスタトポロジ及び隣り合う回路要素間の距離によって実質的に決定され得ることが判明している。その結果、所与のデバイストポロジ及びそれぞれの堆積プロセスのギャップ充填能力と、大きな応力を与えられた材質の洗練されたスペーサ構造によるチャネル領域からの適度に大きなオフセットとの組み合わせが、チャネル領域内に最終的に得られる歪を減少させることがあるので、応力転移メカニズムの効率は、顕著な利点をもたらすものの、プロセス及びデバイスの仕様に顕著に依存し得るし、また５０ナノメートル以下のゲート長を有する十分に確立された標準的なトランジスタ設計に対して性能利得の低減をもたらし得る。
これらの理由により、所望のタイプの歪が隣接チャネル領域内に生成され得るような手法で少なくともドレイン及びソース区域の部分に半導体材質を設けることによって、ｐチャネルトランジスタのようなトランジスタの性能を向上させることも示唆されてきている。この目的で、シリコンテンプレート材質上への選択的エピタキシャル成長技術によって生成され得るシリコン／ゲルマニウムの混合物又は合金がしばしば用いられることがあり、それによりシリコン／ゲルマニウム合金の歪状態を生成することができ、シリコン／ゲルマニウム合金は所定の応力を隣接チャネル領域に与えてその内部に所望のタイプの歪を生成することができる。その結果、上層の応力誘電体材質との組み合わせにおいて、ｐチャネルトランジスタに対する高度に効果的な歪誘起メカニズムを達成することができる。
既に論じられたように、洗練されたトランジスタ要素においては、数多くの特徴がトランジスタの全体的な性能を最終的に決定し、この場合、これらの因子の複雑な相互作用を見積もるのは困難であろうから、多岐にわたる性能ばらつきが所与の基本的トランジスタ構造に対して観察されるであろう。例えば、ドープされたシリコンベースのトランジスタ領域の伝導性は、全体的なシート抵抗及び接触抵抗を低減するために金属シリサイドをその内部に設けることによって増大させることができる。例えば、ドレイン及びソース領域は、ニッケルシリサイド、ニッケル白金シリサイド等のような金属シリサイドを受け入れることができ、それによりドレイン及びソース端子と中間チャネル領域との間の伝導性パスの全体的な直列抵抗を減少させることができる。同様に、金属シリサイドは典型的には、多結晶シリコン材質から構成され得るゲート電極内に形成することができ、それにより伝導性を高め、そしてこれに伴い信号伝搬遅延を減少させることができる。ゲート電極の全体的な抵抗を低減することを考慮すると、ゲート電極内の金属シリサイドの量の増大はそれ自体望ましいではあろうが、ゲート誘電体材質まで至る多結晶シリコン材質の実質的に複雑なシリサイド化は、対応するトランジスタ要素のスレッショルド電圧調節を考慮すると望ましくはないであろう。従って、十分に規定された電気的な特性をチャネル領域内にもたらし、ゲート電極の部分部分内の実質的に全部のシリサイド化に起因し得る大きなスレッショルドばらつきを回避するように、ゲート誘電体材質と直接的に接触するドープされた多結晶シリコン材質の特定の部分を維持することが望ましいであろう。その結果、大量の金属シリサイドをもたらすことは困難になるであろうが、多結晶シリコン材質の完全なシリサイド化を確実に回避することができる。
ゲート電極の他の特性もまた、全体的なトランジスタ性能に影響を有することがある。例えば、トランジスタ要素の特徴サイズを継続的に減少させるためには、ゲート電極の高さについてもこれを減少させることが望ましいであろうが、洗練された注入技術によるドレイン及びソースドーパントプロファイルの生成に際して必要なイオン遮断能力に起因して、ゲート電極の高さは典型的には制限されるであろう。しかし、この必要なゲート高さは、ドレイン及びソース領域と接続するように形成されるであろうコンタクト要素に対するフリンジ容量(fringing capacitance)の増大をもたらすかもしれない。その結果、歪シリコン／ゲルマニウム材質等のような対応する性能向上メカニズムが用いられているであろうにもかかわらず、複雑なトランジスタ要素の全体的な性能が期待されたほどには顕著ではないことがあり、図１ａ及び１ｂを参照してこれを更に詳細に説明する。
図１ａは基板１０１を備えた半導体デバイス１００の断面図を模式的に示しており、基板１０１の上方には半導体層１０３が形成されており、半導体層１０３内においては、複数の分離構造１０４がｎチャネルトランジスタ１５０Ａ及びｐチャネルトランジスタ１５０Ｂの能動領域１０３Ａ、１０３Ｂをそれぞれ画定しているであろう。能動領域は、所望のトランジスタ機能を得るために適切なドーパントプロファイルがその内部に確立されることになる半導体層１０３の一部分として理解されるべきである。図示される製造段階においては、トランジスタ１５０Ａ、１５０Ｂは、ゲート絶縁層１５２上に形成されるゲート電極１５１を備えており、ゲート絶縁層１５２はゲート電極１５１をチャネル領域１５３から分離している。また、スペーサ構造１５５がゲート電極１５１の側壁の一部分に接して形成されており、ここでは、スペーサ構造１５５は対応するドレイン及びソース領域１５４のドーパントプロファイルを規定するために必要なような任意の適切な構造を有していてよいことが理解されるべきである。例えば、スペーサ構造１５５は、複数の個々のスペーサ要素を場合によっては対応するエッチング停止ライナ（図示せず）との組み合わせにおいて備えていてよい。既に論じられたように、ｐチャネルトランジスタ１５０Ｂはシリコン／ゲルマニウム合金１０５を備えており、シリコン／ゲルマニウム合金１０５は、トランジスタ１５０Ｂのチャネル領域１５３内に対応する圧縮歪成分を生成するように、歪状態を有しているであろう。
図１ａに示される半導体デバイス１００は以下のプロセスシーケンスに基いて形成することができる。分離構造１０４を形成した後、例えばリソグラフィエッチング、堆積及び平坦化の技術によって、確立された注入技術を対応するマスキングレジームと組み合わせて能動領域１０３Ａ、１０３Ｂを画定することができる。その後、例えば適切な誘電体材質を設けると共に多結晶シリコン材質を堆積させ、次いでこれらを洗練されたリソグラフィ及びエッチングの技術に基いてパターニングして、ゲート電極１５１とゲート絶縁層１５２の組み合わせを形成することができる。前述したように、ゲート電極１５１の高さ１５１Ｈは典型的には、デバイス１００の後続の処理に際して十分なイオン遮断効果をもたらすように選択され得る。その後、例えばハードマスクとレジストマスクの組み合わせによってトランジスタ１５０Ａをマスキングすることができる一方で、対応するキャビティを能動領域１０３Ｂ内に形成するために、例えば適切なキャップ層及び側壁スペーサ（図示せず）に基いてトランジスタ１５０Ｂのゲート電極１５１についてもこれを密閉することができ、次いで選択的エピタキシャル成長技術に基いてシリコン／ゲルマニウム合金１０５を堆積させることができる。次いで、マスク層を除去すると共にゲート電極１５１を露出させることができ、そして例えば、ドレイン及びソース領域１５４の第１の部分を画定するための第１の注入シーケンスに対して用いられ得るオフセットスペーサ要素が必要であればこれらを形成することによって、更なる処理が継続され得る。その後、二酸化シリコンのようなエッチング停止層及びそれに続くシリコン材質のような適切な層積層物を堆積させることによって、スペーサ構造１５５が形成される。その後、層積層物は異方性エッチングプロセスによってパターニングされ、異方性エッチングプロセスの間にシリコン窒化物材質が水平部分から望ましくは除去される一方で、水平デバイス区域が典型的には確実に露出させられると共に、ゲート電極１５１の側壁の一部分１５１Ｓもまた対応するエッチングプロセスの間に並びに後続のエッチング及び洗浄のプロセスの間に露出させられる。次いで、更なる注入シーケンスを実行して、ドレイン及びソース領域１５４のための所望のドーパントプロファイルを得ることができる。その後、ドーパントを活性化すると共に注入誘起損傷を再結晶化するために、適切な焼鈍プロセスが実行される。その後、典型的には対応する洗浄プロセスを含むであろうシリサイド化プロセスを実行するためにデバイス１００は準備され、それにより側壁部分１５１Ｓが更に露出させられる。
図１ｂは更に進んだ製造段階における半導体デバイス１００を模式的に示しており、その製造段階においては、金属シリサイド領域１５６がドレイン及びソース領域１５４の一部分内に形成される一方、金属シリサイド１５７もまたゲート電極１５１内に形成される。洗練された技術においては、金属シリサイド１５６，１５７を得るためにニッケル及び白金がしばしば用いられることがあり、この場合、ゲート電極１５１内の多結晶材質とドレイン及びソース領域１５４内の単結晶材質の異なる拡散挙動に起因して、著しく異なる「変換速度(conversion rate)」が得られるであろうし、特に側壁部分１５１Ｓでは金属はゲート電極１５１内へ急速に拡散し得るから、シリサイド化速度の増大がもたらされるであろう。その結果、金属シリサイド１５７がゲート電極１５１の範囲内で少なくとも部分的にゲート絶縁層１５２にまで下方向に拡がることがあり、金属シリサイドの仕事関数は対応してドープされた多結晶シリコン材質の対応する仕事関数と異なるであろうから、対応するスレッショルドのばらつきがもたらされ得る。シリサイド化プロセスの後、例えばシリコン窒化物の形態にある歪誘起材質層を例えば堆積させることによって、更なる処理を継続することができ、シリコン窒化物は、用いられる堆積パラメータに応じて大きな圧縮及び引張り応力を伴って堆積させられ得る。例えば、引張り応力を与えられたシリコン窒化物材質をｎチャネルトランジスタ１５０Ａの上方に形成することができる一方、圧縮応力を与えられたシリコン窒化物材質をトランジスタ１５０Ｂの上方に形成することができ、それにより、チャネル領域１５３内に形成される対応する付加的な歪に起因して、これらのトランジスタの全体的な性能を適切に高めることができる。その後、二酸化シリコン等のような層間誘電体材質が堆積させられ、そして対応するコンタクト開口を得るようにパターニングされ、コンタクト開口は次いでタングステンのような伝導性材質で充填されて、それによって、ゲート電極１５１とドレイン及びソース領域１５４に接続する複数のコンタクト要素がもたらされる。既に論じられたように、ドレイン及びソース領域１５４まで延びているコンタクト要素は、ゲート電極１５１及び層間誘電体材質と共に対応する寄生容量を規定し、寄生容量は、全体的なチャネル可制御性に影響を有することがあり、典型的にはフリンジ容量と称される。その結果、洗練された歪誘起メカニズムとの組み合わせにおいて減少させられたデバイス寸法が適用されているものの、トランジスタ１５０Ａ、１５０Ｂは、適度に大きなフリンジ容量に起因してそれほど顕著でない性能に悩まされるであろう一方で、一定の程度のスレッショルドばらつきもまた観察されるであろう。
上述した事情に鑑み、本開示は、上で特定された１つ以上の問題を回避し又は少なくとも低減しつつトランジスタ要素を形成するための半導体デバイス及び技術に関連する。
概してここに開示される主題は半導体デバイス及びそれを製造するための技術に関連しており、ここでは、ｎチャネルトランジスタ及びｐチャネルトランジスタの少なくとも一方のタイプのトランジスタにおける凹型のトランジスタ構造に基いてｎチャネルトランジスタ及びｐチャネルトランジスタに対して高められたトランジスタ性能を得ることができる一方で、加えて、コンタクト要素とゲート電極の間のフリンジ容量を減少させるためにゲート電極の高さが取り除かれ得る。同時に、ゲート電極の減少させられた高さは、それにもかかわらず、対応するシリサイド化プロセスの高められた可制御性をもたらすことができるので、多結晶シリコンゲート電極材質を完全にシリサイド化してしまう蓋然性を大幅に低減することができ、従ってスレッショルドばらつきの減少をもたらすことができる。ここに開示される幾つかの例示的な側面においては、ゲート高さの減少並びに少なくとも一方のトランジスタのドレイン及びソース領域の凹部形成は、非マスクエッチングレジームに基いて達成することができるので、全体的なプロセスの複雑さの大きな要因になることはない。一方、ここに開示される幾つかの例示的な実施形態では、一方のタイプのトランジスタ内に半導体合金が適切な量の過剰高さで設けられてよく、他方のタイプのトランジスタのドレイン及びソース区域に凹部形成した後においても、実質的に平坦なトランジスタ構造を可能にしている。凹型のドレイン及びソース構造に起因して、応力を与えられた誘電体材質はチャネル領域に対応する高さレベルに位置させられ得るので、大きな応力を与えられた対応する誘電体材質の全体的な歪誘起効果を高めることができる。また、シリサイドプロセスのための増大された表面積がドレイン及びソース領域内に設けられ得るので、ドレイン端子及びソース端子の間の全体的な直列抵抗を低減することができる。
ここに開示される１つの例示的な半導体デバイスは、半導体材質内に形成される第１のトランジスタのドレイン及びソース領域を備えており、ここでは、ドレイン及びソース領域は、第１のトランジスタのゲート絶縁層の表面によって規定される高さレベルと比較して低い高さレベルに位置させられる凹型表面部分を有している。半導体デバイスは更にゲート絶縁層上に形成されるゲート電極を備えており、ゲート電極は、ゲート絶縁層上に形成されるドープされたシリコン材質を備えており、また、ドープされたシリコン材質上に形成される金属シリサイドを備えている。更に、ゲート電極の高さよりも大きい高さを有するようにスペーサ構造が設けられており、また、金属シリサイド領域がドレイン及びソース領域内に形成されている。
ここに開示される１つの例示的な方法は、トランジスタのゲート電極の側壁上にスペーサ構造を形成することと、スペーサ構造に対して選択的に少なくともゲート電極から材質を除去するようにトランジスタのドレイン及びソース領域並びにゲート電極をエッチング環境に曝すこととを備えている。方法は更に材質を除去した後にドレイン及びソース領域並びにゲート電極内に金属シリサイド材質を形成することを備えている。最後に方法はゲート電極並びにドレイン及びソース領域の上方に歪誘起層を形成することを備えている。
ここに開示される更なる例示的な方法は、第１のトランジスタの第１のゲート電極及び第２のトランジスタの第２のゲート電極から並びに第１及び／又は第２のトランジスタのドレイン及びソース領域から材質を除去するようにエッチングプロセスを実行する一方で第１及び第２のゲート電極の側壁をスペーサ構造によって保護することを備えている。また方法はスペーサ構造の存在下で第１及び第２のゲート電極並びにドレイン及びソース領域内に金属シリサイドを形成することを備えており、ここでは、金属シリサイドは、第１及び第２のゲート電極のドープされたシリコン材質内で終端する。
本開示の更なる側面は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
図１ａは従来の戦略に従い金属シリサイド及び歪誘起メカニズムを形成する場合における種々の製造段階に際してのｎチャネルトランジスタ及びｐチャネルトランジスタを含む洗練された半導体デバイスを模式的に示す断面図（その１）である。 図１ｂは従来の戦略に従い金属シリサイド及び歪誘起メカニズムを形成する場合における種々の製造段階に際してのｎチャネルトランジスタ及びｐチャネルトランジスタを含む洗練された半導体デバイスを模式的に示す断面図（その２）である。 図２ａは例示的な実施形態に従いゲート電極構造の高さを減少させることとの組み合わせにおいて凹型のドレイン及びソース構造が形成され得る種々の製造段階の間における異なるタイプのトランジスタを含む半導体デバイスを模式的に示す断面図（その１）である。 図２ｂは例示的な実施形態に従いゲート電極構造の高さを減少させることとの組み合わせにおいて凹型のドレイン及びソース構造が形成され得る種々の製造段階の間における異なるタイプのトランジスタを含む半導体デバイスを模式的に示す断面図（その２）である。 図２ｃは例示的な実施形態に従いゲート電極構造の高さを減少させることとの組み合わせにおいて凹型のドレイン及びソース構造が形成され得る種々の製造段階の間における異なるタイプのトランジスタを含む半導体デバイスを模式的に示す断面図（その３）である。 図２ｄはドレイン及びソース領域の凹部形成とゲート高さを減少させることとがある程度は結合され得る更なる例示的な実施形態に従う半導体デバイスを模式的に示す断面図（その１）である。 図２ｅはドレイン及びソース領域の凹部形成とゲート高さを減少させることとがある程度は結合され得る更なる例示的な実施形態に従う半導体デバイスを模式的に示す断面図（その２）である。 図２ｆは更なる例示的な実施形態に従う更に進んだ製造段階における半導体デバイスを模式的に示す断面図である。
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は主題を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に種々の側面を例証しているにすぎず、その範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
概して本開示は、例えば選択的な様態で凹型のトランジスタ構造を提供すると同時にゲート電極の高さの減少を可能にする一方で、完全にシリサイド化されたゲート電極構造を生成する蓋然性を用いることに起因するスレッショルドばらつきの低減をもたらすことができるための半導体デバイス及びプロセス技術に関連している。ｎチャネルトランジスタのような例えば１つのタイプのデバイスの凹型のドレイン及びソース構造に起因して、誘電体エッチング停止層、層間誘電体材質等のような大きな応力を与えられた誘電体材質の後続の堆積に対して、強化された表面トポロジを提供することができる。即ち、考慮されている堆積プロセスの制限された共形的な(conformal)堆積能力に起因して他のデバイス領域において減少させられた層厚が必要であろう場合であっても、凹型のドレイン及びソース構造は、大きな応力を与えられた誘電体材質のチャネル領域により近い位置決めを可能にし得る。従って、チャネル領域の高さレベルに実質的に対応する高さレベルでチャネル領域に近接して位置させられる誘電体材質の量を増大させることができ、このことは、概して高められる横方向の応力転移と相俟って、隣接チャネル領域内により大きな歪をもたらすことができ、それにより電荷キャリア移動度の増大及びこれに伴い考慮中のトランジスタの駆動電流能力の向上に貢献し得る。加えて、凹型のドレイン及びソース構造はまた、シリサイド化プロセスで利用可能な増大された表面積をもたらすことができるので、トランジスタのコンタクト区域の低減されたシート抵抗をもたらすことができる。同時に、ゲート電極の実質的に完全なシリサイド化を抑えることができるが、その減少させられた高さがシリサイド化プロセスに先立ち生成され得るので、全体としては任意のスレッショルドばらつきを小さくすることができる一方で、結果としてのフリンジ容量もまた、従来の戦略と比較して低減されたレベルで維持され得る。一方、ｐチャネルトランジスタ内に凹部がある場合にはその程度は、歪誘起半導体合金の形態でドレイン及びソース区域内に形成され得る任意の過剰な材質の量に基いて調節することができ、それによりゲート高さの効果的な減少が可能であり、この場合、ドレイン及びソース区域の最終的に得られるレベルは、先行して設けられる過剰な材質に基いて調節することができる。その結果、半導体合金の歪誘起効果が実質的に維持され得る一方で、同時に、金属シリサイド形成の高い可制御性を伴う減少させられたゲート高さが、トランジスタばらつきの低減及びフリンジ容量の減少をもたらすこともできる。
図２ａ〜２ｆを参照して、更に例示的な実施形態をより詳細に以下に説明し、適切である場合には図１ａ及び１ｂも参照されることがある。
図２ａは半導体デバイス２００の断面図を模式的に示しており、半導体デバイス２００は、半導体層２０３がその上方に形成され得る基板２０１を備えていてよい。基板２０１との組み合わせにおける半導体層２０３は、埋め込み絶縁層２０２が設けられている場合には、デバイス２００の少なくとも幾つかのデバイス区域内においてＳＯＩ構造を形成してよい。他の場合には、図２ａに示される層２０２は、基板２０１の上部のような実質的に結晶性の材質を代表してよい。また、浅い溝分離(shallow trench isolations)等のような分離構造２０４が、トランジスタ２５０Ａ、２５０Ｂにそれぞれ対応する能動領域２０３Ａ、２０３Ｂを画定していてよい。例えば、トランジスタ２５０Ａはｎチャネルトランジスタを代表し得る一方、トランジスタ２５０Ｂはｐチャネルトランジスタを代表してよい。図示される製造段階においては、トランジスタ２５０Ａ、２５０Ｂは、ゲート電極２５１と、ゲート絶縁層２５２と、ゲート電極２５１の側壁の一部分に接して形成されるスペーサ構造２５５とを備えていてよく、それにより上部側壁部分２５１Ｓを露出させていてよい。更に、ドレイン及びソース領域２５４が能動領域２０３Ａ、２０３内に形成されていてよく、ドレイン及びソース領域２５４はそれぞれのチャネル領域２５３を横方向に包囲することができる。幾つかの例示的な実施形態では、図２ａに示されるように、トランジスタ２５０Ｂは、対応する圧縮歪がチャネル領域２５３内で望ましい場合には、シリコン／ゲルマニウム合金、シリコン／ゲルマニウム／錫合金、シリコン／錫合金、等のような歪誘起半導体合金２０５を備えていてよい。
半導体デバイス２００は、デバイス１００を参照して説明したような対応する製造技術に基いて形成することができる。従って、前述したように、ドレイン及びソース領域２５４並びにゲート電極２５１内に金属シリサイドを受け入れるのに半導体デバイス２００を準備するための対応するエッチング及び洗浄のプロセスの間、側壁部分２５１Ｓは既に露出させられていてよく、側壁部分２５１Ｓは、シリサイド化プロセスの間に従来どおりある程度の金属「ラップアラウンド(wraparound)」をもたらすであろうし、従って適度に高い拡散速度及びシリサイド化速度をもたらすであろう。その結果、前述したように、シリサイド化速度の増大は、トランジスタ特性の対応するばらつきの一因になり得る。
図２ｂは進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、デバイス２００はエッチング環境２０６に曝され、１つの例示的な実施形態では、エッチング環境は、二酸化シリコン、シリコン窒化物等に対するシリコン材質の高度なエッチング選択性を得るように、適切なエッチング薬品に基くプラズマ環境として確立されてよい。例えば、スペーサ構造２５５は、十分に確立された技術に従いシリコン窒化物材質から構成されてよく、場合によっては二酸化シリコンベースのエッチングライナ２５５Ａと組み合わされてよい。この場合、十分に確立された高度に選択的なエッチングレシピがプロセス２０６を確立するために用いられ得る。例えば、ゲート電極２５１をパターニングする場合に典型的には適用されるのと同様なプロセスレシピを用いることができる。このように、エッチングプロセス２０６の間、ゲート電極２５１の材質をスペーサ構造２５５に対して選択的に除去することができる一方で、同時にドレイン及びソース領域２５４の材質を分離構造２０４及びスペーサ構造２５５に対して選択的に除去することができる。その結果、少なくともトランジスタ２５０Ａについて対応する凹部２０６Ｒがドレイン及びソース領域２５４内に形成される一方、トランジスタ２５０Ｂにおいては、半導体合金２０５の初期厚みに応じて、図示されるように実質的に平坦な構造を得ることができ、他の場合には、ある程度の過剰な高さが残るか又は凹部が生成されるかもしれないが、凹部２０６Ｒに比べれば取るに足らない深さである。凹部２０６Ｒはデバイス領域として画定されてよく、デバイス領域内では表面２０６Ｓが中央部分のような部分を有していてよく、デバイス領域の高さレベルは、ゲート絶縁層２５２とチャネル領域２５３の間の界面の高さレベルと比較して低い位置にある。エッチングプロセス２０６の間、ゲート電極２５１の初期高さもまた、減少させられたゲート高さ２５１Ｒを獲得するように減少させられ、高さ２５１Ｒは、スペーサ構造２５５がゲート電極２５１の上方まで延在し得るように選択されてよい。このように、ゲート高さ２５１Ｒの減少は、更に形成されることになるコンタクト要素に対するフリンジ容量の低減を可能にする一方で、同時にシリサイド化プロセスの間に利用可能であろうゲート電極２５１の表面区域がスペーサ構造２５５によって制限され得るので、全体的なシリサイド化速度についてもこれを低下させることができる。その結果、エッチングプロセス２０６は、後の製造段階において堆積させられることになる応力を与えられた誘電体材質に基いて少なくともトランジスタ２５０Ａ内に効果的な歪誘起メカニズムを実装する強化された表面トポロジをもたらすことができる一方で、シリサイド化プロセスの高い可制御性を提供することもでき、ここでは追加的に、減少させられた高さ２５１Ｒが、フリンジ容量の低下に起因して高いトランジスタ性能をもたらすことができる。一方、プロセス２０６は非マスクプロセスとして実行され得るので、例えば追加的なリソグラフィステップ等に関して全体的なプロセスの複雑さの大きな要因になることはない。エッチングプロセス２０６は、後続のシリサイド化プロセスに対してドレイン及びソース領域２５４の露出された部分部分並びにゲート電極２５１の露出された部分部分を準備するために、例えばウエット化学的エッチングプロセスに基く追加的な洗浄レシピを備えていてよい。
図２ｃは進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、ニッケル／白金シリサイド領域のような金属シリサイド領域２５６がトランジスタ２５０Ａ、２５０Ｂのドレイン及びソース領域内に形成される。少なくともトランジスタ２５０Ａのドレイン及びソース領域２５４の凹部形成に起因して、例えば図１ｂに示される従来の構造と比較して領域２５６の大きな表面積を得ることができるので、トランジスタ２５０Ａの全体的な伝導性を高めることができる。更に、金属シリサイド２５６もまた凹部構造を画定することができ、即ち、少なくとも表面部分２５６Ｓは、ゲート絶縁層２５２とチャネル領域２５３の間の界面の高さレベルよりも低い高さレベルに位置させられ得る。
この関連において、任意の位置情報が相対位置表示(relative position statements)として考えられ、ここでは基板２０１が基準として用いられることが理解されるべきである。この意味において、チャネル領域２５３及び金属シリサイド領域２５６は基板２０１の「上方に」形成されているが、表面部分２５６Ｓは、チャネル領域２５３とゲート絶縁層２５２の間の界面よりも「低い」位置にある。
また、ゲート電極２５１は金属シリサイド領域２５７を備えており、金属シリサイド領域２５７はドープされた多結晶シリコン材質２５１Ｂによってゲート絶縁層２５２から分離されていてよい。多結晶シリコン材質２５１Ｂのドーピングの程度は、対応するドレイン及びソース領域２５４を画定するための先行する注入プロセスによってトランジスタ２５０Ａ、２５０Ｂで異なっていてよいことが理解されるべきである。その結果、それぞれのトランジスタ２５０Ａ、２５０Ｂのスレッショルド特性は、対応してドープされたシリコン領域２５１Ｂによって決定され得る。このように、ゲート電極２５１の全体的な高さは減少させられているであろうにもかかわらず、従来的には顕著なスレッショルドばらつきをもたらし得る初期のシリコンベースのゲート電極材質を実質的に完全にシリサイド化する蓋然性を低くするように、材質２５１Ｂのようなシリコンベースの材質を維持もしつつ、領域２５７のような十分に画定された金属シリサイド部分を形成することができる。
金属シリサイド領域２５６及び２５７は、ニッケル、白金等のような適切な高融点金属が堆積させられて、そして適切な熱処理を実行することによって金属シリサイドに変換させられ得る十分に確立されたプロセス技術に基いて形成することができる。その後、任意の非反応性金属材質は十分に確立された選択的エッチング技術に基いて除去されてよく、この場合、必要であれば全体的な特性を安定化するための追加的な熱処理が続いてよい。シリサイド化プロセスの間、スペーサ構造２５５はゲート電極２５１の側壁を確実に覆うことができるので、顕著な金属「ラップアラウンド」を回避してシリサイドプロセスの高い可制御性及び均一性を達成することができる。その結果、金属シリサイド領域２５７の所望の厚みを高度に可制御な方法で得ることができる。
図２ｄは更なる例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、ドレイン及びソース領域２５４の凹部形成の程度は、ゲート電極２５１の高さを減少させることからある程度切り離されてよい。１つの例示的な実施形態において、図２ａに示される半導体デバイス２００に実質的に対応する製造段階では、トランジスタ２５０Ａのドレイン及びソース領域２５４内に望ましい程度の凹部２０６Ｒを実質的に画定するために実質的に異方性のエッチング挙動を得るように、プラズマベースのエッチングプロセスのようなエッチングプロセス２０６Ａが実行されてよい一方で、その間にトランジスタ２５０Ｂに対して顕著な程度の凹部形成が望ましくない場合には、十分に過剰な材質がトランジスタ２５０Ｂ内の半導体合金２０５に対して設けられてよい。例えば、エッチングプロセス２０６Ａは、前述したように十分に確立された高度に選択的なエッチングレシピに基いて形成することができる。ゲート電極２５１内の凹部２０６Ｒの望ましい程度に応じて、凹部２０６Ｇの対応する程度もまた得られてよいことが理解されるべきである。
図２ｅは更なるエッチング環境２０６Ｂに曝された場合における半導体デバイス２００を模式的に示しており、エッチング環境２０６Ｂは、ゲート電極２５１内の材質を望ましくは除去するためのものである一方でトランジスタ２５０Ａ内の凹部２０６Ｒの望ましい程度は実質的に維持する選択的ウエット化学的エッチング環境として設計されてよい。例えば、エッチング環境２０６Ｂはテトラメチルアンモニウムハイドロオキシド（ＴＭＡＨ）を用いることによって確立することができ、ＴＭＡＨは曝露されたフォトレジスト材質をエッチングするために十分に確立された物質である。しかし、より高い濃度及び概ね５０〜８０℃の高温では、ＴＭＡＨはシリコン材質を効果的にエッチングすることができ、この場合、シリコン酸化物、シリコン窒化物等に対して高い選択性が達成され得る。また、高い程度のｎドーピングを有する結晶性シリコン材質におけるＴＭＡＨのエッチング速度は、多結晶シリコン材質と比較して顕著に減速されるであろう。従って、ゲート電極２５１の高さを効果的に減少させることができる一方で、トランジスタ２５０Ａのドレイン及びソース領域２５４内の凹部２０６Ｒの顕著な増大を回避することができる。一方、ｐドープの半導体合金２０５もまたプロセス２０６Ｂの間に除去することができ、この場合、望ましい程度の凹部形成又は実質的に平坦な構造又は過剰な高さの減少された程度がトランジスタ２５０Ｂにおいて達成され得るように、予め設けられる過剰な高さが選択されてよい。即ち、半導体合金２０５を形成するための対応する選択的エピタキシャル成長プロセスの間、トランジスタ２５０Ｂのドレイン及びソース領域２５４のための望ましいトポロジを得るために、プロセスステップ２０６Ａ及び２０６Ｂを備えたエッチングシーンスを考慮に入れて、対応する過剰な量の半導体合金材質が設けられてよいのである。その結果、更に低減されたフリンジ容量を提供する一方で、対応するｐｎ接合を短絡させること等を考慮してドレイン及びソース領域２５４内に金属シリサイド領域を形成するための対応するシリサイド化プロセスの信頼性の低下の一因になることのないように、エッチングプロセス２０６Ｂに基いて、最終的なゲート高さ２５１Ｒと凹部２０６Ｒの深さが実質的に互いに切り離され得る。
その後、図２ｃを参照して既に説明したように更なる処理が継続されてよい。
図２ｆは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、層間誘電体材質２１１が例えば二酸化シリコン材質の形態でトランジスタ２５０Ａ、２５０Ｂの上方に形成され、ここでは、トランジスタ２５０Ａのための歪誘起部分２１０Ａ及びトランジスタ２５０Ｂのための歪誘起部分２１０Ｂもまた設けられてよい。例えば前述したように、層２１０Ａ、２１０Ｂは、それぞれトランジスタ２５０Ａ、２５０Ｂの性能を個別に高めるように、望ましい内部応力レベルを有するシリコン窒化物材質として設けられてよい。図示される実施形態では、トランジスタ２５０Ａはｎチャネルトランジスタを代表してよく、従って層２１０Ａは、対応するプロセス戦略により要求されるであろうように、場合によってはエッチング停止材質等と組み合わされる引張り応力を与えられた材質の形態で設けられてよい。一方、層２１０Ｂは圧縮的に応力を与えられたシリコン窒化物材質又は他の適切な材質の形態で設けられてよく、それによりトランジスタ２５０Ｂの性能を高めることができる。このように、例えばデバイス２００の全体的なパッキング密度等に関して層２１０Ａのために減少させられた厚みが概して用いられなければならないとしても、少なくともトランジスタ２５０Ａのドレイン及びソース領域２５４の凹部形成された構造により、前述したように、対応する応力成分がより効果的にチャネル領域２５３に作用することができ、それによりチャネル領域２５３内により高い歪レベルをもたらすことができる。一方、トランジスタ２５０Ｂは、材質２０５及び層２１０Ｂの組み合わされた歪効果を有することができる。しかし、全体的なデバイス戦略に応じて層２１０Ａ、２１０Ｂのための任意の他の構造が用いられてよいことが理解されるべきである。例えば、幾つかの例示的な実施形態では、層２１０Ａ、２１０Ｂは同一の内部応力レベルで設けられてよく、それにより全体的なプロセスの複雑さを著しく低減することができる。この場合、トランジスタ２５０Ａの性能を高めるために高い応力レベル、例えば引張り応力が用いられてよい一方で、トランジスタ２５０Ｂ内の対応する応力効果は、材質２０５によって補償され又は過補償され得る。幾つかの例示的な実施形態では、材質２０５の過剰な高さが先行する製造プロセスの間に維持されてよく、それにより層２１０Ｂの効果を更に低減することができる。他の場合には、例えばイオン注入等によって、引張り応力を与えられた材質がトランジスタ２５０Ｂの上方に堆積させられて次いで選択的に緩和されてよい。
その後、十分に確立されたプロセス技術に従って層間誘電体材質２１１が堆積させられてよく、そして平坦化されてよい。次いで、対応するコンタクト開口を得るように、対応するリソグラフィ及びエッチングのプロセスが実行されてよく、コンタクト開口内には、破線で示されるようにコンタクト要素２１２が形成されることになる。この目的のためにもまた、十分に確立されたプロセス技術が適用され得る。その結果、対応するコンタクト要素２１２がゲート電極２５１との減少させられたフリンジ容量をその低減された高さによって生成することができる一方で、部分２５１Ｂはトランジスタ２５０Ａ、２５０Ｂの十分に規定されたスレッショルド挙動を提供することができる。
結果として、本開示は、複数の性能強化メカニズムを実装することができる一方で任意の組み合わせに係るネガティブな欠点を回避し又は少なくとも著しく低減することができる半導体デバイス及びそれを形成するための技術を提供する。即ち、プロセスの複雑さを過度に付加することなしに、凹部を形成されたドレイン及びソース構造を完成することができる一方で、ゲート高さの減少もまた同一のエッチングシーケンスの間に達成され得る。一方、ドレイン及びソース領域に凹部を形成する間におけるゲート高さの減少は、高いプロセス均一性及び後続のシリサイド化プロセスの高い信頼性をもたらす。その結果、凹部を形成されたドレイン及びソース構造に起因して、減少させられたフリンジ容量が、低減されたスレッショルドばらつき及び高められたトランジスタ性能との組み合わせにおいて達成され得る。
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。

Claims (25)

  1. 半導体材質内に形成される第１のトランジスタのドレイン及びソース領域であって、前記第１のトランジスタのゲート絶縁層の表面によって規定される高さレベルと比較して低い高さレベルに位置させられる凹型表面部分を有するドレイン及びソース領域と、
    前記ゲート絶縁層上に形成され、前記ゲート絶縁層上に形成されるドープされたシリコン材質と前記ドープされたシリコン材質上に形成される金属シリサイド材質とを備えているゲート電極と、
    前記ゲート電極の高さよりも大きい高さを有するスペーサ構造と、
    前記ドレイン及びソース領域内に形成される金属シリサイド領域とを備えた半導体デバイス。
  2. 歪誘起半導体合金を含むドレイン及びソース領域を備えている第２のトランジスタを更に備えた請求項１の半導体デバイス。
  3. 前記第２のトランジスタの前記ドレイン及びソース領域の表面は、前記第１のトランジスタの前記ドレイン及びソース領域の前記凹型表面部分に対して高い高さレベルに位置させられている請求項２の半導体デバイス。
  4. 前記第２のトランジスタの前記ドレイン及びソース領域の前記表面は、前記第２のトランジスタのゲート絶縁層に対して非凹型である請求項３の半導体デバイス。
  5. 前記第１のトランジスタの前記ドレイン及びソース領域の上方に形成される第１の歪誘起誘電体層を更に備え、
    前記第１の歪誘起誘電体層は前記第１のトランジスタのチャネル領域内に歪を誘起する請求項１の半導体デバイス。
  6. 前記第２のトランジスタの前記ドレイン及びソース領域の上方に形成される第２の歪誘起誘電体層を更に備え、
    前記第１及び第２の歪誘起誘電体層は異なるタイプの歪を誘起する請求項５の半導体デバイス。
  7. 前記第１のトランジスタはｎチャネルトランジスタであり、
    前記第２のトランジスタはｐチャネルトランジスタである請求項２の半導体デバイス。
  8. トランジスタのゲート電極の側壁上にスペーサ構造を形成することと、
    前記スペーサ構造に対して選択的に少なくとも前記ゲート電極から材質を除去するように前記トランジスタのドレイン及びソース領域並びに前記ゲート電極をエッチング環境に曝すことと、
    前記材質を除去した後に前記ドレイン及びソース領域並びに前記ゲート電極内に金属シリサイド材質を形成することと、
    前記ゲート電極並びに前記ドレイン及びソース領域の上方に歪誘起層を形成することとを備えた方法。
  9. 前記ドレイン及びソース領域並びに前記ゲート電極を前記エッチング環境に曝すことは、凹型ドレイン及びソース構造を形成するように前記ドレイン及びソース領域の材質を除去することを更に備えている請求項８の方法。
  10. 前記ドレイン及びソース領域並びに前記ゲート電極を前記エッチング環境に曝すことは、プラズマ環境に基いて前記エッチング環境を確立することを更に備えている請求項８の方法。
  11. 前記ドレイン及びソース領域並びに前記ゲート電極を前記エッチング環境に曝すことは、ウエット化学的レシピに基いて前記エッチング環境を確立することを更に備えている請求項８の方法。
  12. 前記ウエット化学的エッチングレシピはＴＭＡＨ（テトラメチルアンモニウムハイドロオキシド）を備えている請求項１１の方法。
  13. 異なるエッチングレシピを用いて少なくとも１つの更なるエッチングプロセスを実行することを更に備えた請求項１２の方法。
  14. 前記スペーサ構造を形成するのに先立ち第２のトランジスタのドレイン及びソース領域内に半導体合金を形成することを更に備えた請求項８の方法。
  15. 前記第１のトランジスタの前記ドレイン及びソース領域並びに前記ゲート電極と前記第２のトランジスタの前記ドレイン及びソース領域並びにゲート電極とを前記エッチング環境に曝した後の前記第２のトランジスタの前記ドレイン及びソース領域の目標高さレベルを決定するように前記半導体合金は過剰な高さで形成される請求項１４の方法。
  16. 前記目標高さレベルは実質的に非凹型のドレイン及びソース構造に対応している請求項１５の方法。
  17. 前記ゲート電極構造並びに前記ドレイン及びソース領域の上方に歪誘起誘電体層を形成することを更に備えた請求項８の方法。
  18. 前記金属シリサイドは前記ゲート電極構造のゲート絶縁層まで拡がらないように形成される請求項８の方法。
  19. 第１のトランジスタの第１のゲート電極及び第２のトランジスタの第２のゲート電極並びに前記第１及び第２のトランジスタの少なくとも一方のドレイン及びソース領域から材質を除去するようにエッチングプロセスを実行する一方で前記第１及び第２のゲート電極の側壁をスペーサ構造によって保護することと、
    前記スペーサ構造の存在下で前記第１及び第２のゲート電極並びに前記ドレイン及びソース領域内に、前記第１及び第２のゲート電極のドープされたシリコン材質内で終端する金属シリサイドを形成することとを備えた方法。
  20. 前記エッチングプロセスはプラズマ環境に基いて実行される請求項１９の方法。
  21. 前記エッチングプロセスを実行することはウエット化学的エッチングプロセスを実行することを備えている請求項１９の方法。
  22. 前記ウエット化学的エッチングプロセスはＴＭＡＨに基いて実行される請求項２１の方法。
  23. 前記エッチングプロセスを実行することに先立ち前記第２のトランジスタの前記ドレイン及びソース領域内に半導体合金を形成することを更に備え、前記第２のトランジスタ内に実質的に非凹型のドレイン及びソース構造を維持するように前記半導体合金の過剰な材質が設けられる請求項１９の方法。
  24. 前記第１のトランジスタの上方の第１の歪誘起誘電体層及び前記第２のトランジスタの上方の第２の歪誘起誘電体層を形成することを更に備えた請求項１９の方法。
  25. 前記エッチングプロセスは前記第１のトランジスタ内に凹型のドレイン及びソース構造を生成するように実行される請求項２４の方法。
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