KR100275965B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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KR100275965B1 KR1019990001910A KR19990001910A KR100275965B1 KR 100275965 B1 KR100275965 B1 KR 100275965B1 KR 1019990001910 A KR1019990001910 A KR 1019990001910A KR 19990001910 A KR19990001910 A KR 19990001910A KR 100275965 B1 KR100275965 B1 KR 100275965B1
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Abstract

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 제 2 도전형의 제 1웰 및 제 1 도전형의 제 2웰을 갖는 반도체기판상에 선택적으로 소자격리층을 형성하는 공정과, 상기 제 1웰 및 상기 제 2웰에 게이트산화막을 형성하는 공정과, 상기 제 1웰 및 상기 제 2웰의 소정영역내의 상기 게이트산화막을 제거하는 공정과, 상기 제 1웰 및 상기 제 2웰의 소정영역내에 각각 상기 제 1 도전형 및 상기 제 2 도전형의 불순물을 주입하는 공정과, 상기 제 1웰 및 상기 제 2웰에 각각 제 2 게이트 및 제 4 게이트로 이루어진 제 1 MOS 영역과 각각 제 1 게이트 및 제 3 게이트로 이루어진 제 2 MOS 영역을 형성하는 공정과, 상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 LDD 영역을 형성하는 공정과, 상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 LDD 영역을 형성하는 공정과, 상기 제 1 및 상기 제 2 및 상기 제 3 및 상기 제 4 게이트 측벽에 스페이서를 형성하는 공정과, 상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 소스 및 드레인 영역을 형성하는 공정과, 상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 소스 및 드레인 영역을 형성하는 공정을 구비한다. 따라서, 본 발명은 소자격리층상의 게이트가 베리드 콘택(Buried Contact)영역에 접촉(Contact)되게 게이트를 연장하여 게이트(Gate)와 접합(Junction)사이의 LI(Local Interconnect)를 형성함으로서 트랜지스터의 제조방법이 간단해지며, 생산성을 향상시킬 수 있는 잇점이 있다.

Description

반도체 장치의 제조방법{Manufacturing Method of Semiconductor Devices}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히, 게이트와 접합사이의 LI(Local Interconnect, 이하 LI 이라 칭함)를 형성하는 반도체 장치의 제조방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치의 제조공정도이다.
도 1a를 참조하면, 소정깊이의 P웰영역(21) 및 N웰영역(22)이 반도체기판(11)내에 형성되고, 소자의 활성영역을 한정하는 소자격리층(13)이 선택적으로 형성된 반도체기판의 노출된 표면에 얇은 실리콘산화막(Silicon Oxide, SiO2)을 형성하고, 이어서 두꺼운 다결정실리콘(Polycrystalline Silicon)을 얇은 실리콘산화막 및 소자격리층상에 증착한다. 이어서 리쏘그래피(Lithography)방법으로 게이트(Gates)영역에 형성된 레지스트막(Resist Film, 도시 안함)을 마스크(Masking)로 하여 레지스트막이 없는 부분을 플라즈마 에칭(Plasma Etching)으로 제거하여 제 1 및 제 2 게이트(Gates)(37a)(37b) 과 제 3 및 제 4 게이트(Gates)(37c)(37d)을 패터닝(Patterning)한 후 마스크인 레지스트막을 제거(Strip)한다. 이어서 리소그래피방법으로 N웰영역(22)은 레지스트막(도시 안함)으로 덮어있고(Covering), P웰영역(21)은 노출되게 하여 제 1 게이트(Gate)(37a)를 마스크(Masking)로 한 자기정렬 (Self-Aligned)방법으로 P웰영역의 반도체기판표면에 N형의 LDD(Lightly Doped Drain, 이하 LDD 이라 칭함)이온주입을 하여 N- 영역(40)을 형성한다. 이어서, 상기 레지스트막을 제거한 후 리소그래피방법으로 P웰영역(21)은 레지스트막(도시 안함)으로 덮어있고(Covering), N웰영역(22)은 노출되게 하여 제 2 게이트(Gate)(37b)를 마스크(Masking)로 한 자기정렬(Self-Aligned)방법으로 N웰영역의 반도체기판표면에 P형의 LDD 이온주입을 하여 P- 영역(41)을 형성한다.
상기에서 소자격리층(13)은 STI(Shallow Trench Isolation)방법으로 형성된 실리콘산화막(SiO2)이며, 얇은 실리콘산화막은 반도체기판을 열산화한 실리콘산화막(SiO2)이다. 제 1 및 제 2 게이트(Gates) (37a)(37b) 과 제 3 및 제 4 게이트(Gates) (37c)(37d)는 CVD(Chemical Vapor Deposition, 이하 CVD 이라 칭함)방법으로 증착된 두께 2500Å 내지 4000Å인 미세한 입자(Fine Grains)를 갖는 다결정실리콘으로 이후 공정(Subsequent Processing)인 이온주입공정동안 제 1 및 제 2 게이트(Gates) (37a)(37b)는 각각 실리콘산화막(SiO2) (23a)(23b)를 채널링(Channeling)효과로부터 보호한다. 레지스트막은 솔벤트(Solvent) 또는 O2(Oxygen) 플라즈마(Plasma)로 제거된다. 에너지 40 KeV, 도즈양 1.0 E 13 내지 1.0 E 14 원자/㎠ 의 인(P)을 이온 주입하여 N- 영역(40)을 형성하며, 동시에 상기 이온주입으로 제 1 게이트(37a) 및 제 3 게이트(37c)를 저농도로 도우핑(Lightly Doped)시킨다. 그리고 에너지 50 KeV, 도즈양 1.0 E 13 내지 1.0 E 14 원자/㎠ 의 보론(BF2)을 이온 주입하여 P- 영역(41)을 형성하며, 동시에 상기 이온주입으로 제 2 게이트(37b) 및 제 4 게이트(37d)를 저농도로 도우핑(Lightly Doped)시킨다.
도 1b를 참조하면, 반도체기판(11)의 전체 표면에 CVD 방법으로 실리콘산화막(SiO2)을 증착하며, 상기 실리콘산화막(SiO2)을 이방성(Anisotropic) 플라즈마방법으로 에칭하여 스페이서(Spacers)(43)을 형성한다. 이어서 리소그래피방법으로 N웰영역(22)은 레지스트막(도시 안함)으로 덮어있고(Covering), P웰영역(21)은 노출되게 하여 제 1 게이트(Gate)(37a)를 마스크(Masking)로 한 자기정렬 (Self-Aligned)방법으로 P웰영역의 반도체기판표면에 N형의 이온주입을 하여 N+ 영역(45)을 형성한다. 이어서, 상기 레지스트막을 제거한 후 리소그래피방법으로 P웰영역(21)은 레지스트막(도시 안함)으로 덮어있고(Covering), N웰영역(22)은 노출되게 하여 제 2 게이트(Gate)(37b)를 마스크(Masking)로 한 자기정렬 (Self-Aligned)방법으로 N웰영역의 반도체기판표면에 P형의 이온주입을 하여 P+ 영역(47)을 형성한다.
이어서, 반도체 기판을 900℃ 내지 950℃의 온도에서 어닐링(Annealing)하여 각각 소정의 접합깊이를 갖는 PMOS 및 NMOS 의 소스 및 드레인 영역 (41)(47), (40)(45)을 형성한다.
상기에서 CVD 방법의 실리콘산화막은 He, C2F6, CHF3을 포함하는 플라즈마 이방성 에칭방법으로 식각하여 스페이서(43)를 형성한다. 에너지 100 KeV, 도즈양 5.0 E 15 원자/㎠ 의 비소(As)를 이온주입하여 N+ 영역(45)을 형성하며, 동시에 상기 이온주입으로 제 1 게이트(37a) 및 제 3 게이트(37c)를 고농도로 도우핑(Heavily Doped)시킨다. 에너지 50 KeV, 도즈양 3.0 E 15 원자/㎠ 의 보론(BF2)을 이온주입하여 P+ 영역(47)을 형성하며, 동시에 제 2 게이트(37b) 및 제 4 게이트(37d)를 고농도로 도우핑(Heavily Doped)된다.
도 1c를 참조하면, 고온 스퍼터링(High Temperature Sputtering)방법과 인 시튜 진공 어닐링(In -Situ Vacuum Annealing)으로 소스 및 드레인 영역 (47), (45)의 반도체기판표면과 제 1 및 제 2 게이트(Gates)(37a)(37b) 과 제 3 및 제 4 게이트(Gates) (37c)(37d)의 상부표면에 CoSi2층 (49a)(49b)을 형성한다. 이어서 반도체기판(11)의 전체 표면에 CVD방법으로 얇은 실리콘질화막(Si3N4,도시 안함)과 두꺼운 BPSG(Borophosphosilicate Glass, 이하 BPSG 이라 칭함)막(51)을 증착한다. 그리고 CMP(Chemical-Mechanical Polishing, 이하 CMP 이라 칭함)방법으로 상기 BPSG막을 소정두께만큼 제거하여 BPSG막(51)의 표면(Surface)을 평탄하게 만든다. 이어서 리소그래피방법으로 소정부분이외 영역에 형성된 레지스트막(Resist Film, 도시 안함)을 마스크(Masking)로 하여 레지스트막이 없는 소정영역을 플라즈마 에칭으로 제거하여 PMOS 및 NMOS의 소스 또는 드레인 영역 (47), (45)의 반도체기판표면에 위치한 CoSi2층 (49a)의 일부(Portion)와 제 3 및 제 4 게이트(Gates) (37c)(37d)의 상부표면에 위치한 CoSi2층(49b)의 일부(Portion) 및 상기 제 3 및 제 4 게이트(Gates) (37c)(37d)의 스페이서(43)및 소자격리층(13)의 일부(Portion)를 노출시킨다. 이어서 상기 레지스트막을 제거(Strip)한다. 상기 노출된 소정영역을 포함하는 반도체기판(11)의 전체 표면에 스퍼터(Sputter)방법으로 얇은 Ti(Titanium) / TiN (Titanium Nitride)막(도시 안함)과 두꺼운 W(Tungsten)막(53)을 증착한다. 그리고 CMP방법으로 BPSG막상에 증착된 상기 박막(W막 /TiN 막 /Ti막)을 완전히(Completely) 제거하여 구루브형(Groove Type)인 소정영역에만 상기 박막(W막 /TiN 막 /Ti막)을 남긴다. 상기 박막(53)으로 게이트(Gate)와 접합(Junction)사이의 LI을 형성한다.
상기에서 CoSi2층은 스퍼터방법으로 증착된 코발트막(Cobalt Film)을 살리사이드(Salicide of Silicon)공정으로 변환시킨 두께 150Å인 실리사이드막이며, 실리콘질화막(Si3N4)은 두께 500Å 내지 1000Å 으로 CVD방법으로 증착되며, BPSG막은 두께 8000Å 내지 10000Å으로 CVD방법으로 증착되며, Ti막은 두께 200Å 내지 400Å으로 스퍼터(Sputter)방법으로 증착되며, TiN막은 두께 200Å 내지 400Å으로 스퍼터(Sputter)방법으로 증착되며, W(Tungsten)막은 두께 4000Å 내지 5500Å으로 스퍼터(Sputter)방법으로 증착된다.
그러나, 상술한 종래 기술은 게이트(Gate)와 접합(Junction)사이의 LI는 게이트 형성 후 증착된 층간절연층(Inter-Level Dielectrics)을 상기 게이트 및 상기 접합이 노출되게 에치하여 공정의 복잡성(Complexity)과 공정시간의 장시간화 함에 따른 양산성등의 문제점이 있었다.
따라서, 본 발명의 목적은 베리드 콘택으로 LI를 형성할 수 있는 반도체 장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 제 2 도전형의 제 1웰 및 제 1 도전형의 제 2웰을 갖는 반도체기판상에 선택적으로 소자격리층을 형성하는 공정과, 상기 제 1웰 및 상기 제 2웰에 게이트산화막을 형성하는 공정과, 상기 제 1웰 및 상기 제 2웰의 소정영역내의 상기 게이트산화막을 제거하는 공정과, 상기 제 1웰 및 상기 제 2웰의 소정영역내에 각각 상기 제 1 도전형 및 상기 제 2 도전형의 불순물을 주입하는 공정과, 상기 제 1웰 및 상기 제 2웰에 각각 제 2 게이트 및 제 4 게이트로 이루어진 제 1 MOS 영역과 각각 제 1 게이트 및 제 3 게이트로 이루어진 제 2 MOS 영역을 형성하는 공정과, 상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 LDD 영역을 형성하는 공정과, 상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 LDD 영역을 형성하는 공정과, 상기 제 1 및 상기 제 2 및 상기 제 3 및 상기 제 4 게이트 측벽에 스페이서를 형성하는 공정과, 상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 소스 및 드레인 영역을 형성하는 공정과, 상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 소스 및 드레인 영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치의 제조공정도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 제조 공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도2d는 본 발명에 따른 반도체 장치의 제조 공정도이다.
도 2a를 참조하면, 소정깊이의 P웰영역(121) 및 N웰영역(122)이 반도체기판(111)내에 형성되고, 소자의 활성영역을 한정하는 소자격리층(113)이 선택적으로 형성된 반도체기판의 노출된 표면에 얇은 실리콘산화막(Silicon Oxide, SiO2)을 형성하고, 이어서 리소그래피방법으로 N웰영역(122)내의 제 1 베리드 콘택(Buried Contact)영역 이외에 형성된 레지스트막(Resist Film, 도시 안함)을 마스크(Masking)로 하여 얇은 실리콘산화막(SiO2)이 노출된 제 1 베리드 콘택(Buried Contact)영역을 습식(Wet Etch) 또는 건식(Dry Etch)에치로 상기 실리콘산화막(SiO2)을 제거하여 반도체기판의 실리콘(Si)을 노출시킨다. 이어서 상기 레지스트막(Resist Film, 도시 안함)을 마스크(Masking)로 하여 제 1 베리드 콘택(Buried Contact)영역의 반도체기판내로 P형의 이온주입을 하여 P+ 영역(127)을 형성한다. 이어서, 상기 레지스트막을 제거한 후 리소그래피방법으로 P웰영역(121)내의 제 2 베리드 콘택(Buried Contact)영역 이외에 형성된 레지스트막(Resist Film, 도시 안함)을 마스크(Masking)로 하여 얇은 실리콘산화막(SiO2)이 노출된 제 2 베리드 콘택(Buried Contact)영역을 습식(Wet Etch) 또는 건식(Dry Etch)에치로 상기 실리콘산화막(SiO2)을 제거하여 반도체기판의 실리콘(Si)을 노출시킨다. 이어서 상기 레지스트막(Resist Film, 도시 안함)을 마스크(Masking)로 하여 제 2 베리드 콘택(Buried Contact)영역의 반도체기판내로 N형의 이온주입을 하여 N+ 영역(125)을 형성한다.
상기에서 소자격리층(113)은 STI(Shallow Trench Isolation)방법으로 형성된 두께 3500Å 내지 4500Å인 실리콘산화막(SiO2)이며, 얇은 실리콘산화막(SiO2)은 반도체기판을 열산화한 두께 50Å 내지 100Å인 실리콘산화막(SiO2)으로 실리콘산화막(SiO2,)(123)은 PMOS 및 NMOS로 이루어진 반도체장치의 게이트 산화막(Gate Oxide, SiO2)로 사용되며, 레지스트막은 솔벤트(Solvent) 또는 O2(Oxygen) 플라즈마(Plasma)로 제거된다. 에너지 30 KeV, 도즈양 1.0 E 15 내지 3.0 E 15 원자/㎠ 의 보론(BF2)을 이온주입하여 P+ 영역(127)을 형성하며, 에너지 30 KeV, 도즈양 1.0 E 15 내지 3.0 E 15 원자/㎠ 의 비소(As)를 이온주입하여 N+ 영역(125)을 형성한다.
도 2b를 참조하면, 두꺼운 다결정실리콘(Polycrystalline Silicon)을 얇은 실리콘산화막 및 반도체기판의 실리콘(Si)노출표면 및 소자격리층상에 증착한다. 이어서 리쏘그래피(Lithography)방법으로 게이트(Gates)영역에 형성된 레지스트막(Resist Film, 도시 안함)을 마스크(Masking)로 하여 레지스트막이 없는 부분을 플라즈마 에칭(Plasma Etching)으로 제거하여 제 1 및 제 2 게이트(Gates)(137a)(137b) 과 제 3 및 제 4 게이트(Gates)(137c)(137d)을 패터닝(Patterning)한후 마스크인 레지스트막을 제거(Strip)한다. 이어서 리소그래피방법으로 N웰영역(122)은 레지스트막(도시 안함)으로 덮어있고(Covering), P웰영역(121)은 노출되게 하여 제 1 게이트(Gate)(137a)를 마스크(Masking)로 한 자기정렬 (Self-Aligned)방법으로 P웰영역의 반도체기판표면에 N형의 LDD 이온주입을 하여 N- 영역(140)을 형성한다. 이어서, 상기 레지스트막을 제거한 후 리소그래피방법으로 P웰영역(121)은 레지스트막(도시 안함)으로 덮어있고(Covering), N웰영역(122)은 노출되게 하여 제 2 게이트(Gate)(137b)를 마스크(Masking)로 한 자기정렬(Self-Aligned)방법으로 N웰영역의 반도체기판표면에 P형의 LDD 이온주입을 하여 P- 영역(141)을 형성한다.
상기에서 제 1 및 제 2 게이트(Gates) (137a)(137b) 과 제 3 및 제 4 게이트(Gates) (137c)(137d)는 CVD 방법으로 증착된 두께 2500Å 내지 4000Å인 미세한 입자 (Fine Grains)를 갖는 다결정실리콘으로 이후 공정(Subsequent Processing)인 이온주입공정동안 제 1 및 제 2 게이트(Gates) (137a)(137b)는 각각 실리콘산화막(SiO2) (123a)(123b)를 채널링(Channeling)효과로부터 보호한다. 에너지 40 KeV, 도즈양 1.0 E 13 내지 1.0 E 14 원자/㎠ 의 인(P)을 이온 주입하여 N- 영역(140)을 형성하며, 동시에 상기 이온주입으로 제 1 게이트(137a) 및 제 3 게이트(137c)를 저농도의 N형으로 도우핑(Lightly Doped)시킨다. 그리고 에너지 50 KeV, 도즈양 1.0 E 13 내지 1.0 E 14 원자/㎠ 의 보론(BF2)을 이온 주입하여 P- 영역(141)을 형성하며, 동시에 상기 이온주입으로 제 2 게이트(137b) 및 제 4 게이트(137d)를 저농도의 P형으로 도우핑(Lightly Doped)시킨다. 제 3 게이트(137c)는 소자격리층(113) 및 제 2 베리드 콘택 영역인 N+영역(125)상에 형성되며, 상기 제 3 게이트(137c)는 N+영역(125)에 전기적으로 연결(Connected)된다. 제 4 게이트(137d)는 소자격리층(113) 및 제 1 베리드 콘택 영역인 P+영역(127)상에 형성되며, 상기 제 4 게이트(137d)는 P+영역(127)에 전기적으로 연결(Connected)된다. 제 2 베리드 콘택 영역인 N+영역(125) 과 제 1 게이트(137a)사이에 N- 영역(140)이 위치하며, 제 1 베리드 콘택 영역인 P+영역(127) 과 제 2 게이트(137b)사이에 P- 영역(141)이 위치하고 있다.
도 2c를 참조하면, 반도체기판(111)의 전체 표면에 CVD 방법으로 두께 600Å 내지 1000Å의 실리콘산화막(SiO2)을 증착하며, 상기 실리콘산화막(SiO2)을 이방성(Anisotropic) 플라즈마방법으로 에칭하여 스페이서(Spacers)(143)을 형성한다. 이어서 리소그래피방법으로 N웰영역(122)은 레지스트막(도시 안함)으로 덮어있고(Covering), P웰영역(121)은 노출되게 하여 제 1 게이트(Gate)(137a)를 마스크(Masking)로 한 자기정렬 (Self-Aligned)방법으로 P웰영역의 반도체기판표면에 N형의 이온주입을 하여 N+ 영역(145)을 형성한다. 이어서, 상기 레지스트막을 제거한 후 리소그래피방법으로 P웰영역(121)은 레지스트막(도시 안함)으로 덮어있고(Covering), N웰영역(122)은 노출되게 하여 제 2 게이트(Gate)(137b)를 마스크(Masking)로 한 자기정렬 (Self-Aligned)방법으로 N웰영역의 반도체기판표면에 P형의 이온주입을 하여 P+ 영역(147)을 형성한다. 이어서, 반도체 기판을 900℃ 내지 1000℃의 온도에서 어닐링(Annealing)하여 각각 소정의 접합깊이를 갖는 PMOS 및 NMOS 의 소스 및 드레인 영역 (141)(147), (140)(145)을 형성한다. 소자격리층(113)상에 형성된 N형의 불순물로 도우핑된 제 3 게이트(137c)가 제 2 베리드 콘택(Buried Contact)영역인 N+영역(125)과 접촉(Contact)되게 상기 제 3 게이트를 연장하여 게이트(Gate)와 접합(Junction)사이의 LI을 형성한다. 같은 방법으로 소자격리층(113)상에 형성된 P형의 불순물로 도우핑된 제 4 게이트(137d)가 제 1 베리드 콘택(Buried Contact)영역인 P+영역(127)에 접촉(Contact)되게 상기 제 4 게이트를 연장하여 게이트(Gate)와 접합(Junction)사이의 LI을 형성한다.
상기에서 CVD 방법의 실리콘산화막은 He, C2F6, CHF3을 포함하는 플라즈마 이방성 에칭방법으로 식각하여 스페이서(143)를 형성한다. 에너지 30 KeV, 도즈양 1.0 E 15 내지 5.0 E 15 원자/㎠ , 바람직하게는 5.0 E 15 원자/㎠의 비소(As)를 이온주입하여 N+ 영역(145)을 형성하며, 동시에 상기 이온주입으로 제 1 게이트(137a) 및 제 3 게이트(137c)를 고농도의 N형으로 도우핑(Heavily Doped)시킨다. 에너지 30 KeV, 도즈양 1.0 E 15 내지 5.0 E 15 원자/㎠ , 바람직하게는 3.0 E 15 원자/㎠의 의 보론(BF2)을 이온주입하여 P+ 영역(147)을 형성하며, 동시에 제 2 게이트(137b) 및 제 4 게이트(137d)를 고농도의 P형으로 도우핑(Heavily Doped)시킨다.
도 2d를 참조하면, 반도체기판(111)의 전체 표면에 CVD방법으로 두께 8000Å 내지 10000Å의 BPSG막(151)을 증착한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 제조방법은, 제 2 도전형의 제 1웰 및 제 1 도전형의 제 2웰을 갖는 반도체기판상에 선택적으로 소자격리층을 형성하며, 상기 제 1웰 및 상기 제 2웰에 게이트산화막을 형성하며, 상기 제 1웰 및 상기 제 2웰의 소정영역내의 상기 게이트산화막을 제거하며, 상기 제 1웰 및 상기 제 2웰의 소정영역내에 각각 상기 제 1 도전형 및 상기 제 2 도전형의 불순물을 주입하며, 상기 제 1웰 및 상기 제 2웰에 각각 제 2 게이트 및 제 4 게이트로 이루어진 제 1 MOS 영역과 각각 제 1 게이트 및 제 3 게이트로 이루어진 제 2 MOS 영역을 형성하며, 상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 LDD 영역을 형성하며, 상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 LDD 영역을 형성하며, 상기 제 1 및 상기 제 2 및 상기 제 3 및 상기 제 4 게이트 측벽에 스페이서를 형성하며, 상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 소스 및 드레인 영역을 형성하며, 상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 소스 및 드레인 영역을 형성한다.
따라서, 본 발명은 소자격리층상의 게이트가 베리드 콘택(Buried Contact)영역에 접촉(Contact)되게 게이트를 연장하여 게이트(Gate)와 접합(Junction)사이의 LI를 형성함으로서 트랜지스터의 제조방법이 간단해지며, 생산성을 향상시킬 수 있는 잇점이 있다.

Claims (5)

  1. 제 2 도전형의 제 1웰 및 제 1 도전형의 제 2웰을 갖는 반도체기판상에 선택적으로 소자격리층을 형성하는 공정과,
    상기 제 1웰 및 상기 제 2웰에 게이트산화막을 형성하는 공정과,
    상기 제 1웰 및 상기 제 2웰의 소정영역내의 상기 게이트산화막을 제거하는 공정과,
    상기 제 1웰 및 상기 제 2웰의 소정영역내에 각각 상기 제 1 도전형 및 상기 제 2 도전형의 불순물을 주입하는 공정과,
    상기 제 1웰 및 상기 제 2웰에 각각 제 2 게이트 및 제 4 게이트로 이루어진 제 1 MOS 영역과 각각 제 1 게이트 및 제 3 게이트로 이루어진 제 2 MOS 영역을 형성하는 공정과,
    상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 LDD 영역을 형성하는 공정과,
    상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 저농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 LDD 영역을 형성하는 공정과,
    상기 제 1 및 상기 제 2 및 상기 제 3 및 상기 제 4 게이트 측벽에 스페이서를 형성하는 공정과,
    상기 제 2 MOS 영역내의 상기 제 1 게이트 및 상기 제 3 게이트를 상기 제 2 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 1 게이트의 양측에 소스 및 드레인 영역을 형성하는 공정과,
    상기 제 1 MOS 영역내의 상기 제 2 게이트 및 상기 제 4 게이트를 상기 제 1 도전형의 불순물로 고농도 도우핑하면서 동시에 상기 제 2 게이트의 양측에 소스 및 드레인 영역을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
  2. 청구항 1에 있어서, 상기 제 1 웰의 소정영역내의 상기 제 1 도전형의 불순물은 도즈양 1.0 E 15 내지 3.0 E 15 원자/㎠ 의 보론 이온주입으로 하는 반도체 장치의 제조방법.
  3. 청구항 1에 있어서, 상기 제 2 웰의 소정영역내의 상기 제 2 도전형의 불순물은 도즈양 1.0 E 15 내지 3.0 E 15 원자/㎠ 의 비소(As) 이온주입으로 하는 반도체 장치의 제조방법.
  4. 청구항 1에 있어서, 상기 제 1 게이트의 소스 및 드레인 형성공정은 도즈양은 1.0 E 15 내지 5.0 E 15 원자/㎠ 의 비소(As)를 자기정렬방법으로 이온주입한 후 상기 반도체기판을 900℃ 내지 1000℃의 온도에서 어닐링하는 반도체 장치의 제조방법.
  5. 청구항 1에 있어서, 상기 제 2 게이트의 소스 및 드레인 형성공정은 도즈양은 1.0 E 15 내지 5.0 E 15 원자/㎠ 의 보론을 자기정렬방법으로 이온주입한 후 상기 반도체기판을 900℃ 내지 1000℃의 온도에서 어닐링하는 반도체 장치의 제조방법.
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