KR100483413B1 - 반도체집적회로장치와그제조방법 - Google Patents

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요시타카 다다키
가즈히코 가지가야
히데오 아오키
이사무 아사노
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Abstract

MISFET를 갖는 반도체 집적회로장치의 제조기술에 관한 것으로서, MISFET를 갖는 반도체 집적회로장치의 제조공정에 있어서의 열처리공정을 저감할 수 있고, MISFET의 소오스, 드레인과 반도체기판의 얕은 접합을 실현하기 위해, MISFET를 형성한 후의 공정에서 반도체기판상에 퇴적하는 모든 도전막을 500℃ 이하의 온도에서 퇴적하도록 하고, 또 MISFET를 형성한 후의 공정에서 반도체기판상에 퇴적하는 모든 절연막을 500℃ 이하의 온도에서 퇴적하도록 하였다.
이렇게 하는 것에 의해, 열처리공정을 저감해서 얕은 접합의 MISFET를 형성할 수 있고, 배선저항을 저감할 수 있으며, MISFET를 갖는 반도체 집적회로장치의 제조공정을 간략화할 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치와 그 제조방법
본 발명은 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 갖는 반도체 집적회로장치의 제조기술에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory)를 갖는 반도체 집적회로장치의 제조에 적용해서 유효한 기술에 관한 것이다.
근래의 대용량DRAM에 대표되는 LSI는 고집적화, 고속화, 고기능화가 진전됨에 따라 그것을 실현하기 위한 제조공정이 복잡화되고 있기 때문에 공정수의 중가에 의한 코스트 증가가 심각한 문제로 되고 있다. 또, 이것에 따라서 반도체 기판상에 절연막이나 도전막을 700∼900℃의 온도에서 퇴적하는 회수도 증가하고, 얕은 접합의 실현에 의한 MISFET의 고성능화를 달성하는 것이 곤란하게 되고 있다. 또, 미세화에 따른 배선저항의 증대도 고속화의 장해로 되고 있다.
본 발명의 목적은 MISFET를 갖는 반도체 집적회로장치의 제조공정에 있어서의 열처리공정을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 MISFET를 갖는 반도체 집적회로장치의 제조공정을 간략화할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 MISFET를 갖는 반도체 집적회로장치의 배선저항을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 DRAM을 갖는 반도체 집적회로장치의 제조효율을 향상시키는 것이다.
본 발명의 다른 목적은 DRAM을 갖는 반도체 집적회로장치의 전기적 특성을 향상시키는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 집적회로장치의 제조방법은 MISFET를 형성한 후의 공정에서 반도체기판상에 퇴적하는 모든 도전막을 500℃ 이하의 온도에서 퇴적하도록 한 것이다.
본 발명의 반도체 집적회로장치의 제조방법은 반도체기판상에 퇴적하는 모든 도전막을 금속 또는 금속화합물로 구성하도록 한 것이다.
본 발명의 반도체 집적회로장치의 제조방법은 MISFET를 형성한 후의 공정에서 반도체기판상에 퇴적하는 모든 절연막을 500℃ 이하의 온도에서 퇴적하도록 한 것이다.
본 발명의 반도체 집적회로장치는 (a) 주면을 갖는 반도체기판, (b) 상기 반도체기판의 주면에 형성된 제1 반도체영역, (c) 상기 반도체기판의 주면상에 형성되고 상기 제1 반도체영역을 일부 노출하는 제1 개구를 갖는 제1 절연막, (d) 상기 제1 개구내에 형성된 폴리실리콘막으로 이루어지는 제1 도체층, (e) 상기 제1 절연막상에 위치하고 상기 제1 도체층의 일부를 노출하는 제2 개구를 갖는 제2 절연막 및 (f) 상기 제2 개구내에 형성된 제2 도체층으로 이루어지고 상기 제1 도체층과 제2 도체층의 계면에는 실리사이드층이 형성되어 있다.
본 발명의 반도체 집적회로장치의 제조방법은 (a) 반도체기판의 주면에 제1 반도체영역을 형성하는 공정, (b) 상기 반도체기판의 주면상에 제1 절연막을 퇴적하는 공정, (c) 상기 제1 절연막에 상기 제1 반도체영역의 일부를 노출하는 제1 개구를 형성하는 공정, (d) 상기 제1 개구내에 선택적으로 폴리실리콘막으로 이루어지는 제1 도체층을 형성하는 공정, (e) 상기 제1 도체층 및 제1 절연막상에 고융점 금속막을 퇴적하고 열처리를 가하는 것에 의해 상기 제1 도체층상에만 선택적으로 상기 고융점 금속층의 실리사이드막을 형성하는 공정, (f) 상기 고융점 금속층의 실리사이드막을 남기고 상기 제1 절연막상의 고융점 금속막을 제거하는 공정, (g) 상기 제1 절연막상에 제2 절연막을 퇴적하고 상기 고융점 금속층의 실리사이드막의 일부가 노출되는 제2 개구를 형성하는 공정 및 (h) 상기 제2 개구내에 제2 도체층을 형성하는 공정으로 이루어진다.
[발명의 실시형태]
이하, 본 발명의 실시형태를 도면에 따라서 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고 그 반복되는 설명은 생략한다.
<실시형태 1>
본 실시형태는 메모리셀 선택용 MISFET의 상부에 정보축적용 용량소자(캐패시터)를 배치하는 스택드 캐패시터(stacked capacitor) 구조의 메모리셀을 구비한 DRAM의 제조방법에 적용한 것이다.
이 DRAM을 제조하기 위해서는 우선 도 1에 도시한 바와 같이 비저항 10Ω·cm정도의 p-형 단결정 실리콘으로 이루어지는 반도체기판(1)을 준비하고 그 표면을 산화해서 얇은 산화실리콘막(43)을 형성한 후, CVD법을 사용해서 산화실리콘막(43)상에 질화실리콘막(44)를 퇴적하고 포토레지스트를 마스크로 해서 이 질화실리콘막(44)를 에칭하는 것에 의해 소자분리영역의 질화실리콘막(44)를 제거한다.
다음에, 도 2에 도시한 바와 같이 질화실리콘막(44)를 마스크로 해서 반도체기판(1)을 1000℃정도의 온도에서 어닐하는 것에 의해 막두께 400nm정도의 필드산화막(2)를 형성한다.
다음에, 질화실리콘막(44)를 제거한 후 도 3에 도시한 바와 같이 메모리어레이를 형성하는 영역과 주변회로의 n채널형 MISFET를 형성하는 영역의 반도체기판(1)에 p형 불순물(붕소(B))를 이온주입해서 p형 웰(3)을 형성한다. 또, 주변회로의 p채널형 MISFET를 형성하는 영역의 반도체기판(1)에 n형 불순물(인(P))를 이온주입해서 n형 웰(4)를 형성한다. 계속해서, 필드산화막(2)를 통해서 p형 웰(3)에 p형 불순물인 붕소(B)를 이온주입해서 p형 채널스토퍼층(5)를 필드산화막(2)의 하부에 형성하고, n형 웰(4)에 n형 불순물인 인(P)를 필드산화막(2)를 통해서 이온주입해서 n형 채널스토퍼층(6)을 필드산화막(2)의 하부에 형성한다. 그 후, 필드산화막(2)으로 둘러싸인 p형 웰(3), n형 웰(4)의 각각의 활성영역의 표면을 800℃정도의 온도에서 열산화하여 막두께 8nm정도의 게이트산화막(7)을 형성한다.
다음에, 도 4에 도시한 바와 같이 메모리셀 선택용 MISFET의 게이트전극(8A)(워드선WL), 주변회로의 n채널형 MISFET의 게이트전극(8B) 및 p채널형 MISFET의 게이트전극(8C)를 형성한다. 게이트전극(8A)(워드선WL)과 게이트전극(8B), (8C)는 CVD법을 사용해서 반도체기판(1)상에 막두께 150nm정도의 텅스텐(W)막을 475℃정도의 성막온도에서 퇴적하고, 계속해서 이 W막상에 플라즈마 CVD법을 사용해서 막두께 250nm정도의 질화실리콘막(9)를 360℃정도의 성막온도에서 퇴적한 후, 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝하여 동시에 형성한다.
다음에, 도 5에 도시한 바와 같이 NMOS형성영역을 노출한 포토레지스트 마스크(도시하지 않음)을 사용하여 p형 웰(3)에 n형 불순물인 인(P) 또는 비소(As)를 이온주입하고, PMOS형성영역을 노출한 포토레지스트(도시하지 않음)를 사용하여 n형 웰(4)에 p형 불순물인 붕소(B)를 이온주입한다. 다음의 공정에서 실행하는 어닐에 의해 이 n형 불순물(P)에 의해 메모리셀 선택용 MISFET의 n형 반도체영역(11)(소오스영역, 드레인영역)과 주변회로의 n채널형 MISFET의 n-형 반도체영역(12)가 게이트전극(8A), (8B)에 대해서 자기정합으로 형성되고, p형 불순물(B)에 의해 주변회로의 p채널형 MISFET의 p-형 반도체영역(14)가 게이트전극(8C)에 대해서 자기정합으로 형성된다.
다음에, 도 6에 도시한 바와 같이 게이트전극(8A)(워드선WL)과 게이트전극(8B), (8C)의 각각의 측벽에 사이드월 스페이서(10)을 형성한 후 메모리어레이영역과 주변회로의 PMOS형성영역을 피복한 포토레지스트 마스크(도시하지 않음)를 사용하여 주변회로의 p형 웰(3)에 n형 불순물의 비소(As) 또는 인(P)를 이온주입하고, n형 웰(4)에 메모리 어레이영역과 주변회로의 NMOS형성영역을 피복한 포토레지스트 마스크(도시하지 않음)를 사용하여 p형 불순물의 붕소(B)를 이온주입한다.
사이드월 스페이서(10)은 플라즈마CVD법을 사용해서 반도체기판(1)상에 막두께 100nm정도의 질화실리콘막을 360℃정도의 성막온도에서 퇴적한 후, 이 질화실리콘막을 이방성에칭에 의해 가공하여 형성한다.
다음에, 도 7에 도시한 바와 같이 반도체기판(1)을 900℃정도의 질소분위기 중에서 어닐하여 상기 n형 불순물(P)와 p형 불순물을 확산시키는 것에 의해, 메모리셀 선택용MISFET의 n형 반도체영역(11)(소오스영역, 드레인영역)과 주변회로의 n채널형 MISFET의 n-형 반도체영역(12) 및 n+형 반도체영역(13)과 p채널형 MISFET의 p-형 반도체영역(14) 및 p+형 반도체영역(15)를 형성한다. n+형 반도체영역(13)과 p+형 반도체영역(15)는 사이드월 스페이서(10)에 대해서 자기정합으로 형성된다. 주변회로의 n채널형 MISFET의 소오스영역, 드레인영역의 각각은 n-형 반도체영역(12)와 n+형 반도체영역(13)으로 이루어지는 LDD (Lightly Doped Drain)구조로 구성되고, p채널형 MISFET의 소오스영역, 드레인영역의 각각은 p-형 반도체영역(14)와 p+형 반도체영역(15)로 이루어지는 LDD구조로 구성된다.
다음에, 도 8에 도시한 바와 같이 메모리셀 선택용 MISFET, 주변회로의 n채널형 MISFET 및 p채널형 MISFET의 각각의 상부에 플라즈마CVD법을 사용해서 막두께 500nm정도의 산화실리콘막(16)을 390℃정도의 성막온도에서 퇴적하고, 계속해서 이 산화실리콘막(16)을 화학적 기계연마(Chemical Mechanical Polishing ; CMP)법에 의해 연마해서 그 표면을 평탄화한 후 포토레지스트를 마스크로 해서 산화실리콘막(16) 및 게이트산화막(7)을 에칭하는 것에 의해 메모리셀 선택용 MISFET의 n형 반도체영역(11)(소오스영역, 드레인영역)의 상부에 반도체영역(11)의 일부를 노출하는 접속구멍(17), (18)을 형성하고, 주변회로의 n채널형 MISFET의 n+형 반도체영역(13)(소오스영역, 드레인영역)의 상부에 반도체영역(12), (13)의 일부를 노출하는 접속구멍(19), (20)을 형성하고, p채널형 MISFET의 p+형 반도체영역(15)(소오스영역, 드레인영역)의 상부에 반도체영역(14), (15)의 일부를 노출하는 접속구멍(21),(22)를 형성한다.
이 때, 메모리셀 선택용 MISFET의 게이트전극(8A)(워드선WL)의 상부에 형성된 질화실리콘막(9)와 측벽에 형성된 질화실리콘의 사이드월 스페이서(10)은 약간 에칭될 뿐이므로 접속구멍(17), (18)이 사이드월 스페이서(10)에 대해서 자기정합(셀프 얼라인)으로 형성된다. 마찬가지로, 주변회로의 n채널형 MISFET의 게이트전극(8B), p채널형 MISFET의 게이트전극(8C)의 각각의 상부에 형성된 질화실리콘막(9)와 측벽에 형성된 질화실리콘의 사이드월 스페이서(10)은 약간 에칭될 뿐이므로 접속구멍(19)∼(22)가 사이드월 스페이서(10)에 대해서 자기정합(셀프 얼라인)으로 형성된다.
메모리셀 선택용 MISFET, 주변회로의 n채널형 MISFET 및 p채널형 MISFET의 상부에 퇴적하는 절연막으로서는 상기 산화실리콘막(16) 이외에도 예를 들면 CVD법을 사용하여 450℃정도의 성막온도에서 퇴적한 오존(O3)-BPSG(Boron-doped Phospho Silicate Glass)막이나 CVD법을 사용하여 400℃정도의 성막온도에서 퇴적한 오존-TEOS(Tetra Ethoxy Silane)등을 사용할 수 있다. 이들 절연막은 산화실리콘막(16)과 동일하고 화학적 기계연마(CMP)법에 의해 그 표면을 평탄화한다.
다음에, 도 9에 도시한 바와 같이 접속구멍(17)∼(22)의 내부에 티탄 나이트 라이드(TiN)과 W의 적층막으로 구성된 플러그(23)을 매립한다. 이 플러그(23)은 산화실리콘막(16)의 상부에 기판과 W막의 접착층으로 되는 막두께 50nm정도의 TiN막을 스퍼터링법을 사용해서 퇴적하고, 계속해서 CVD법을 사용해서 이 TiN막의 상부에 막두께 300nm정도의 W막을 475℃정도의 성막온도에서 퇴적한 후, 이 W막과 TiN막을 에칭백해서 형성한다.
이 때, 플러그(23)과 기판의 콘택트저항을 저감하기 위해서 접속구멍(17)∼(22)의 바닥부에 Ti실리사이드(TiSi2)층을 형성해도 좋다. Ti실리사이드층은 스퍼터링법을 사용해서 산화실리콘막(16)의 상부에 막두께 50nm정도의 Ti막을 퇴적하고, 800℃정도의 어닐로 이 Ti막과 접속구멍(17)∼(22)의 바닥부의 반도체기판을 반응시킨 후, 산화실리콘막(16)상에 남겨진 미반응의 Ti막을 웨트에칭에 의해 제거해서 형성한다. 그 후, 산화실리콘막(16)의 상부에 퇴적한 TiN막과 W막을 에칭백해서 플러그(23)을 형성한다.
다음에, 도 10에 도시한 바와 같이 산화실리콘막(16)의 상부에 비트선BL1, BL2와 주변회로의 배선(24A), (24A)를 형성한다. 비트선BL1, BL2와 배선(24A), (24B)는 플라즈마 CVD법을 사용해서 산화실리콘막(16)의 상부에 막두께 300nm정도의 W막을 475℃정도의 성막온도에서 퇴적하고, 계속해서 이 W막의 상부에 플라즈마 CVD법을 사용해서 막두께 200nm정도의 질화실리콘막(25)를 360℃ 정도의 성막온도에서 퇴적한 후 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝해서 동시에 형성한다.
비트선BL1은 상기 접속구멍(17)을 통해서 메모리셀 선택용 MISFET의 소오스영역, 드레인영역의 한쪽(n형 반도체영역(11))과 전기적으로 접속된다. 또, 비트선BL2는 메모리 어레이영역에서 주변회로영역으로 연장하고 상기 접속구멍(19)를 통해서 주변회로의 n채널형 MISFET On의 소오스영역, 드레인영역의 한쪽(n+형 반도체영역(13))과 전기적으로 접속된다.
주변회로의 배선(24A)의 한쪽끝은 접속구멍(20)을 통해서 n채널형 MISFET의 소오스영역, 드레인영역의 다른쪽(n+형 반도체영역(13))과 전기적으로 접속되고, 배선(24A)의 다른쪽 끝은 접속구멍(21)을 통해서 p채널형 MISFET의 소오스영역, 드레인영역의 한쪽(p+형 반도체영역(15))과 전기적으로 접속된다. 또, 배선(24B)는 접속구멍(22)를 통해서 p채널형 MISFET의 소오스영역, 드레인영역의 다른쪽(p+형 반도체영역(15))와 전기적으로 접속된다.
다음에, 도 11에 도시한 바와 같이 비트선BL1, BL2와 배선(24A), (24B)의 각각의 측벽에 사이드월 스페이서(26)을 형성한다. 사이드월 스페이서(26)은 플라즈마 CVD법을 사용해서 산화실리콘막(16)의 상부에 막두께 100nm정도의 질화실리콘막을 360℃정도의 성막온도에서 퇴적한 후 이 질화실리콘막을 이방성 에칭에 의해 가공하여 형성한다.
다음에, 도 12에 도시한 바와 같이 비트선BL1, BL2와 배선(24A), (24B)의 각각의 상부에 플라즈마 CVD법을 사용해서 막두께 500nm정도의 산화실리콘막(27)을 390℃정도의 성막온도에서 퇴적하고, 계속해서 이 산화실리콘막(27)을 화학적 기계연마(CMP)법에 의해 연마해서 그 표면을 평탄화한 후 포토레지스트를 마스크로 해서 산화실리콘막(27)을 에칭하는 것에 의해, 메모리셀 선택용 MISFET의 n형 반도체영역(11)(소오스영역, 드레인영역)의 한쪽의 상부를 노출하도록 형성된 상기 접속구멍(18)의 상부에 접속구멍(18)내의 플러그(23)을 노출하도록 접속구멍(28)을 형성한다. 이 때, 비트선BL1의 상부에 형성된 질화실리콘막(25)와 측벽에 형성된 질화실리콘의 사이드월 스페이서(26)은 약간 에칭될 뿐이므로 접속구멍(28)이 사이드월 스페이서(26)에 대해서 자기정합(셀프 얼라인)으로 형성된다.
비트선BL1, BL2 및 배선(24A), (24B)의 상부에 퇴적하는 절연막으로서는 상기 산화실리콘막(27) 이외에도 예를 들면 상기 오존-BPSG막이나 오존-TEOS막 또는 스핀 온 글래스(Spin On Glass ; SOG)막등을 사용할 수 있다. 오존-BPSG막이나 오존-TEOS막을 사용한 경우는 산화실리콘막(27)과 마찬가지로 화학적 기계연마(CMP)법에 의해 그 표면을 평탄화한다.
다음에, 도 13에 도시한 바와 같이 접속구멍(28)의 내부에 W의 플러그(30)을 매립한 후, 접속구멍(28)의 상부에 정보축적용 용량소자의 축적전극(하부전극)(32)를 형성한다. W의 플러그(30)은 CVD법을 사용해서 산화실리콘막(27)의 상부에 막두께 300nm정도의 W막을 500℃정도의 성막온도에서 퇴적한 후 이 W막을 에칭백해서 형성한다. 축적전극(32)는 CVD법을 사용해서 산화실리콘막(27)의 상부에 막두께 500nm정도의 W막을 475℃정도의 성막온도에서 퇴적한 후, 포토레지스트를 마스크로 한 에칭에 의해 이 W막을 패터닝해서 형성한다. 플러그(30)을 구성하는 W막은 접속구멍(28)의 내부의 커버리지를 확보할 필요가 있으므로, 축적전극(32)를 구성하는 W막의 성막온도(475℃)보다 높은 성막온도(500℃)에서 퇴적한다.
다음에, 도 14에 도시한 바와 같이 축적전극(32)의 상부에 정보축적용 용량소자의 용량절연막(33)과 플레이트전극(상부전극)(34)를 형성한다. 용량절연막(33)과 플레이트전극(34)는 CVD법을 사용해서 축적전극(32)의 상부에 막두께 15nm정도의 Ta2O5막을 400∼480℃정도의 성막온도에서 퇴적한 후, Ta2O5막의 상부에 스퍼터링법에 의해 막두께 150nm정도의 TiN막을 퇴적하고, 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝하여 동시에 형성한다. 이것에 의해, 축적전극(32), 용량절연막(33) 및 플레이트전극(34)로 구성된 메모리셀의 정보축적용 용량소자C가 형성된다.
다음에, 도 15에 도시한 바와 같이 플라즈마 CVD법을 사용해서 정보축적용 용량소자C의 상부에 막두께 500nm정도의 산화실리콘막(35)를 390℃정도의 성막온도에서 퇴적한 후 포토레지스트를 마스크로 해서 산화실리콘막(35)를 에칭하는 것에 의해, 정보축적용 용량소자C의 플레이트전극(34)의 상부에 접속구멍(36)을 형성한다. 또, 동시에 산화실리콘막(35), 산화실리콘막(27) 및 질화실리콘막(25)를 에칭하는 것에 의해, 주변회로의 배선(24A)의 상부에 접속구멍(37)을 형성하고, 배선(24B)의 상부에 접속구멍(38)을 형성한다. 정보축적용 용량소자C의 상부에 퇴적하는 절연막으로서는 상기 산화실리콘막(35) 이외에도 예를 들면 2층의 산화실리콘막(35) 사이에 스핀 온 글래스막을 개재시킨 3층의 절연막등을 사용할 수 있다.
다음에, 도 16에 도시한 바와 같이 산화실리콘막(35)의 상부에 배선(39A), (39B), (39C), (39D)를 형성한다. 배선(39A), (39B), (39C), (39D)는 산화실리콘막(35)의 상부에 기판온도 300∼350℃의 스퍼터링법에 의해 막두께 50nm정도의 TiN막, 막두께 500nm정도의 Al(알루미늄) 합금막 및 막두께 10nm정도의 TiN막을 퇴적한 후, 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝하여 동시에 형성한다. 이상의 공정에 의해 본 실시형태의 DRAM이 대략 완성된다.
본 실시형태의 DRAM의 제조방법에 의하면, 메모리셀 선택용 MISFET, 주변회로의 n채널형 MISFET 및 p채널형 MISFET의 각각의 소오스영역, 드레인영역을 형성한 후의 공정에서 배선용 도전막 및 절연막을 500℃ 이하의 온도에서 퇴적하는 것에 의해, 고온 열처리에 의한 불순물의 기판내로의 확산이 억제되어 소오스영역, 드레인영역의 얕은 접합화를 실현할 수 있으므로 DRAM의 고성능화를 추진할 수 있다.
본 실시형태의 DRAM의 제조방법에 의하면, 모든 배선용 도전막을 금속재료(W, Al) 또는 금속화합물 재료(TiN)로 구성하는 것에 의해 미세화에 따른 배선저항을 저감할 수 있으므로 DRAM의 고속화를 추진할 수 있다. 배선용 도전막으로서는 본 실시형태에서 사용한 것 이외예도 예를 들면 Ti, 구리(Cu) 등을 사용할 수 있다.
<실시형태 2>
상기 실시형태 1에서는 메모리셀 선택용 MISFET의 게이트전극(8A)(워드선WL), 주변회로의 n채널형 MISFET의 게이트전극(8B) 및 p채널형 MISFET의 게이트전극(8C)의 각각을 475℃정도의 성막온도에서 퇴적한 텅스텐(W)막으로 구성했지만, 본 실시형태에서는 도 17에 도시한 바와 같이 게이트전극(8A)(워드선WL) 및 게이트전극(8B), (8C)를 다결정 실리콘막, 질화티탄(TiN)막 및 텅스텐(W)막의 적층막으로 구성한다.
이 경우는 우선 CVD법을 사용해서 막두께 250nm정도의 다결정 실리콘막을 540℃정도의 성막온도에서 퇴적한 후, 다결정 실리콘막의 상부에 다결정 실리콘막과 텅스텐(W)막의 접착층으로 되는 막두께 50nm정도의 질화티탄(TiN)막을 스퍼터링법에 의해 퇴적한다. 다결정 실리콘막에는 1. 5×1020cm-3정도의 n형 불순물인 인(P)를 첨가한다. 질화티탄막은 다결정 실리콘막과 텅스텐(W)막이 반응하여 텅스텐 실리사이드(WSi)막을 형성하는 것을 방지한다. 이것은 텅스텐이 텅스텐 실리사이드로 되면 저항이 증가하기 때문이다.
다음에, TiN막의 상부에 CVD법을 사용하여 막두께 100nm정도의 W막을 475℃정도의 성막온도에서 퇴적하고, 계속해서 W막의 상부에 플라즈마 CVD법을 사용하여 막두께 250nm정도의 질화실리콘막(9)를 360℃정도의 성막온도에서 퇴적한 후, 포토레지스트를 마스크로 한 에칭에 의해 질화실리콘막(9), W막, TiN막 및 다결정 실리콘막을 패터닝하고 게이트전극(8A)(워드선WL) 및 게이트전극(8B), (8C)를 동시에 형성한다. 그 이외의 공정은 상기 실시형태 1과 동일하며 게이트전극(8A), (8B), (8C)형성후의 공정이 적용되는 것에 의해 DRAM이 완성된다.
본 실시형태의 DRAM의 제조방법에 의하면, 메모리셀 선택용 MISFET, 주변회로의 n채널형 MISFET 및 p채널형 MISFET의 각각의 소오스영역, 드레인영역을 형성한 후의 공정에서 배선용 도전막 및 절연막을 500℃ 이하의 온도에서 퇴적하는 것에 의해 DRAM의 고성능화를 추진할 수 있다.
본 실시형태의 DRAM의 제조방법에 의하면, 모든 배선용 도전막을 금속재료 또는 금속화합물재료를 포함한 재료로 구성하는 것에 의해, 상기 실시형태 1과 마찬가지로 DRAM의 고속화를 추진할 수 있다.
<실시형태 3>
본 실시형태의 DRAM을 제조하기 위해서는 우선 도 18에 도시한 바와 같이 p-형의 단결정 실리콘으로 이루어지는 반도체기판(1)의 표면을 열산화해서 얇은 산화실리콘막(43)을 형성한 후 CVD법을 사용해서 산화실리콘막(43)상에 질화실리콘막(44)를 퇴적하고 포토레지스트를 마스크로 해서 질화실리콘막(44)를 에칭하는 것에 의해 소자분리영역의 질화실리콘막(44)를 제거한다.
다음에, 도 19에 도시한 바와 같이 질화실리콘막(44)를 마스크로 해서 소자분리영역의 반도체기판(1)을 에칭하는 것에 의해 깊이 0. 35㎛정도의 얕은 홈(52)를 형성하고, 계속해서 이 얕은 홈(52)의 내부에 열산화법에 의해 막두께 10nm정도의 산화실리콘막(53)을 형성한다.
다음에, 도 20에 도시한 바와 같이 얕은 홈(52)의 내부에 산화실리콘막(54)를 매립한다. 얕은 홈(52)의 내부에 산화실리콘막(54)를 매립하기 위해서는 CVD법을 사용해서 반도체기판(1)상에 막두께 600nm정도의 산화실리콘막(54)를 퇴적한 후 화학적 기계연마(CMP)법에 의해 이 산화실리콘막(54)를 연마한다. 그 후, 반도체기판(1)상에 남겨진 질화실리콘막(44)를 에칭에 의해 제거한다.
다음에, 도 21에 도시한 바와 같이 메모리 어레이를 형성하는 영역과 주변회로의 n채널형 MISFET를 형성하는 영역을 선택적으로 노출한 포토레지스트(도시하지 않음)을 사용해서 반도체기판(1)에 p형 불순물인 붕소(B)를 이온주입해서 p형 웰(3)을 형성하고, 주변회로의 p채널형 MISFET를 형성하는 영역을 선택적으로 노출한 포토레지스트(도시하지 않음)을 사용해서 반도체기판(1)에 n형 불순물인 인(P)를 이온주입해서 n형 웰(4)를 형성한다. 이 때, n형 불순물, p형 불순물의 각각의 분포의 피크가 얕은 홈(52)의 깊이와 대략 일치하도록 이온주입을 실행하는 것에 의해 얕은 홈(52)의 바닥부분의 반도체기판중에 P형 또는 n형의 반도체영역이 생긴다. 따라서, p형 웰(3)을 p형 채널스토퍼층과 겸용시키고, n형 웰(4)를 n형 채널스토퍼층과 겸용시키다.
다음에, 도 22에 도시한 바와 같이 얕은 홈(52)로 둘러싸인 p형 웰(3), n형 웰(4)의 각각의 활성영역의 표면을 800℃정도의 온도로 열산화하여 막두께 8nm정도의 게이트 산화막(7)을 형성한다. 이 이후의 공정은 상기 실시형태 1과 동일하다.
본 실시형태의 DRAM의 제조방법에 의하면, p형 웰(3)을 p형 채널스토퍼층과 겸용시키고, n형 웰(4)를 n형 채널스토퍼층과 겸용시키는 것에 의해, p형 채널스토퍼층을 형성하기 위한 이온주입과 n형 웰(4)를 형성하기 위한 이온주입이 불필요로 하게 되므로, 상기 실시형태 1의 제조방법에 비해 DRAM의 제조공정을 간략화할 수 있다.
본 실시형태의 DRAM의 제조방법에 의하면, 반도체기판(1)에 형성한 얕은 홈(52)에서 소자분리를 실행하는 것에 의해 DRAM의 미세화를 촉진할 수 있다. 또, 소자분리영역과 활성영역 사이의 단차가 없어지므로 반도체기판(1)상에 퇴적한 게이트전극재료등의 도전막의 막두께가 단차부에서 얇게 되거나 하는 불합리를 방지할 수 있다.
또, 소자분리영역과 활성영역 사이의 단차를 종래의 LOCOS에 비해서 저감할 수 있으므로, 반도체기판상에 퇴적한 게이트전극재료등의 도전막의 패터닝공정에 있어서 미세가공이 가능하게 된다.
본 실시형태는 본원의 다른 실시형태와의 조합도 가능하다.
<실시형태 4>
본 실시형태의 DRAM을 제조하기 위해서는 우선 상기 실시형태 1의 제조방법에 따라서 메모리셀 선택용 MISFET, 주변회로의 n채널형 MISFET 및 p채널형 MISFET를 형성한 후 그들의 상부에 산화실리콘막(16)을 퇴적하고, 계속해서 이 산화실리콘막(16)을 화학적 기계연마(CMP)법에 의해 연마하여 그 표면을 평탄화한 후 도 23에 도시한 바와 같이 포토레지스트를 마스크로 해서 산화실리콘막(16) 및 게이트 산화막(7)을 에칭하는 것에 의해, 메모리셀 선택용 MISFET의 n형 반도체영역(11)(소오스영역, 드레인영역)의 상부에 반도체영역(11)의 일부를 노출하도록 접속구멍(17), (18)을 형성한다.
이 도시하지 않은 포토레지스트 마스크는 주변회로 형성영역을 피복하고, 메모리셀 선택용 MISFET의 소오스, 드레인인 n형 반도체영역(11)의 상부에 개구를 갖는 패턴으로 되어 있다.
다음에, 도 24에 도시한 바와 같이 접속구멍(17), (18)의 내부에 다결정 실리콘의 플러그(29)를 매립한다. 이 플러그(29)는 CVD법을 사용해서 산화실리콘막(16)의 상부에 막두께 300nm정도의 다결정 실리콘막을 540℃정도의 성막온도에서 퇴적한 후, 이 다결정 실리콘막을 에칭백(접속구멍(17), (18)내에만 다결정 실리콘막이 남도록 에칭)해서 형성한다. 이 다결정 실리콘막에는 n형 불순물인 인(P)가 첨가되어 있다.
다음에, 도 25에 도시한 바와 같이 다결정 실리콘의 플러그(29)의 표면에 티탄(Ti)실리사이드층(31)을 형성한다. Ti실리사이드층(31)은 접속구멍(17), (18)의 내부에 다결정 실리콘의 플러그(29)를 매립한 직후에 스퍼터링법을 사용해서 산화실리콘막(16)의 상부에 막두께 50nm정도의 Ti막을 퇴적하고, 800℃정도의 어닐에 의해 이 Ti막과 다결정 실리콘(플러그(29))를 반응시킨 후 산화실리콘막(16)의 상부에 남겨진 미반응의 Ti막을 웨트에칭에 의해 제거해서 형성한다.
다음에, 도 26에 도시한 바와 같이 플라즈마CVD법을 사용해서 산화실리콘막(16)의 상부에 막두께 50nm정도의 산화실리콘막(45)를 360℃정도의 성막온도에서 퇴적한 후, 메모리셀을 피복하여 주변회로영역의 n채널형 MISFET의 반도체영역(13), p채널형 MISFET의 반도체영역(15)의 상부에 개구를 갖는 포토레지스트를 마스크로 해서 산화실리콘막(45), 산화실리콘막(16) 및 게이트 산화막(7)을 에칭하는 것에 의해, 주변회로의 n채널형 MISFET의 n+형 반도체영역(13)(소오스영역, 드레인영역)의 상부에 접속구멍(19), (20)을 형성하고, p채널형 MISFET의 p+형 반도체영역(15)(소오스영역, 드레인영역)의 상부에 접속구멍(21), (22)를 형성한다.
다음에, 도 27에 도시한 바와 같이 상기 실시형태 1의 방법에 따라서 주변회로의 접속구멍(19)∼(22)의 내부에 TiN과 W의 적층막으로 구성된 플러그(23)을 매립한 후, 메모리셀 선택용 MISFET의 n형 반도체영역(11)(소오스영역, 드레인영역)의 한쪽(비트선이 접속되는 쪽)의 상부에 형성된 상기 접속구멍(17)의 상부의 산화실리콘막(45)를 제거하고 플러그(29)의 표면에 형성된 티탄실리사이드층(31)의 표면을 노출시킨다. 그 후, 도 28에 도시한 바와 같이 산화실리콘막(45)의 상부에 비트선(BL1, BL2)와 주변회로의 배선(24A), (24B)를 형성하고, 계속해서 비트선BL1, BL2와 배선(24A), (24B)의 각각의 측벽에 사이드월 스페이서(26)을 형성한다.
비트선BL1, BL2 상의 절연막(25)와 사이드월 스페이서(26)의 제조방법은 실시형태 1과 마찬가지이다.
다음에, 도 29에 도시한 바와 같이 상기 실시형태 1의 방법에 따라서 비트선BL1, BL2와 배선(24A), (24B)의 각각의 상부에 산화실리콘막(27)을 퇴적하고, 다음에, 그 표면을 화학적 기계연마(CMP)법에 의해 연마해서 평탄화한 후 포토레지스트를 마스크로 해서 산화실리콘막(27)을 에칭하는 것에 의해, 메모리셀 선택용 MISFET의 n형 반도체영역(11)(소오드영역, 드레인영역)의 한쪽의 상부에 형성된 상기 접속구멍(18)의 상부에 비트선BL1, BL2의 측벽의 사이드월 스페이서(26)에 대해서 자기정합(셀프 얼라인)으로 접속구멍(28)을 형성한다.
다음에, 도 30에 도시한 바와 같이 접속구멍(28)의 바닥부에 노출된 상기 Ti실리사이드층(30)의 표면의 이물을 Ar(아르곤)등을 사용한 스퍼터에칭에 의해 제거한 후, 상기 실시형태 1의 방법에 따라서 접속구멍(28)의 내부에 다결정 실리콘 또는 W의 플러그(30)을 매립한다. 이 때, 다결정 실리콘의 플러그(29)의 표면에 Ti실리사이드층(31)이 형성되어 있지 않은 경우에는 접속구멍(28)의 내부에 플러그(30)을 매립할 때 플러그(29)(다결정 실리콘)의 표면이 산화되므로 콘택트저항이 증가한다. 이 때, 플러그(29)(다결정 실리콘)의 표면의 산화막을 제거하기 위한 웨트에칭을 실행하면 접속구멍(28)의 바닥부나 측벽의 절연막(27)이 사이드에칭되므로 접속구멍(28)의 형상불량을 야기시킨다. 다결정 실리콘으로 구성된 플러그(29)의 경우 표면에 형성되는 산화막은 드라이에칭에 의해서는 제거할 수 없어 웨트에칭이 필수이다.
본 실시형태의 DRAM의 제조방법에 의하면, 접속구멍(18)의 내부에 매립된 상기 다결정 실리콘의 플러그(29)의 표면에 Ti실리사이드층(31)을 형성해서 플러그(29)(다결정 실리콘)의 표면의 산화량을 저감하고 있으므로, 이방성 웨트에칭을 사용하지 않고 이방성인 Ar의 드라이에칭만으로 산화막을 제거할 수 있다. 따라서, 상기와 같은 문제는 발생하지 않는다. 즉, 접속구멍(28)의 형상불량을 야기시키는 일도 없어 콘택트저항을 저감할 수 있다.
플러그(29)(다결정 실리콘)의 표면의 산화를 방지하는 대책으로서, 접속구멍(17), (18)의 내부에 다결정 실리콘의 플러그(29)를 매립한 직후에 플러그(29)의 표면에 Ti등의 금속막을 선택성장시켜도 좋다.
다음에, 도 31에 도시한 바와 같이 상기 실시형태 1의 방법에 따라서 접속구멍(28)의 상부에 정보축적용 용량소자C를 형성하고, 다음에 정보축적용 용량소자C의 상부에 산화실리콘막(35)를 퇴적한 후 포토레지스트를 마스크로 해서 산화실리콘막(35)를 에칭하는 것에 의해 정보축적용 용량소자C의 플레이트전극(34)의 상부에 접속구멍(36)을 형성한다. 또, 동시에 산화실리콘막(35) 및 산화실리콘막(27)을 에칭하는 것에 의해, 주변회로의 배선(24A)의 상부에 접속구멍(37)을 형성하고, 배선(24B)의 상부에 접속구멍(38)을 형성한다.
다음에, 도 32에 도시한 바와 같이 접속구멍(35), (36), (37)의 내부에 TiN의 플러그(55)를 매립한다. TiN의 플러그(55)는 스퍼터링법 및 CVD법을 사용해서 산화실리콘막(35)의 상부에 TiN막을 퇴적한 후 이 TiN막을 에칭백해서 형성한다.
플러그(55)의 재료에 TiN과 W의 적층막을 사용하는 경우에는 산화실리콘막(35)의 상부에 TiN막과 W막을 퇴적한 후 이들 막을 에칭백한다. 이 경우에는 TiN과 W의 에칭율에 차가 있으므로, 산화실리콘막(35)상의 TiN막을 완전히 제거하려고 하면 접속구멍(36), (37), (38)의 내부에 매립된 W의 표면이 크게 깍여진다. 그 때문에, 산화실리콘막(35)의 상부에 Al배선을 형성하면 접속구멍(36), (37), (38)의 상부에서 Al배선이 단선될 우려가 있다. 한편, 산화실리콘막(35)상의 TiN막을 완전히 에칭하지 않고 남긴 경우에는 그 상부에 Al배선을 형성했을 때 TiN과 Al의 계면에서 막박리가 발생할 우려가 있다.
본 실시형태의 DRAM의 제조방법에 의하면, 접속구멍(36), (37), (38)의 내부에 매립하는 플러그재료를 TiN의 단층으로 하는 것에 의해 상기한 불합리를 회피할 수 있다.
다음에, 도 33에 도시한 바와 같이 산화실리콘막(35)의 상부에 배선(39A), (39B), (39C), (39D)를 형성한다. 배선(39A), (39B), (39C), (39D)는 산화실리콘막(35)의 상부에 스퍼터링법에 의해 막두께 500nm정도의 Al합금막 및 막두께 10nm정도의 TiN막을 퇴적한 후, 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝하여 형성한다. 이상의 공정에 의해 본 실시형태의 DRAM이 대략 완성된다. 본 실시형태에 있어서 실시형태 2 및 3을 적용할 수 있는 것은 물론이다.
<실시형태 5>
본 실시형태의 DRAM은 정보축적용 용량소자C의 플레이트전극(34)를 구성하는 도전재(TiN)을 주변회로의 배선재료로서 사용하고 플레이트전극(34)와 주변회로의 배선을 동일공정에서 형성한다.
이 DRAM을 제조하기 위해서는 도 34에 도시한 바와 같이 상기 실시형태 1의 제조방법에 따라서 비트선BL1, BL2와 주변회로의 배선(24A), (24B)의 상부에 퇴적한 산화실리콘막(27)의 상부에 정보축적용 용량소자의 축적전극(32)를 형성한 후, 도 35에 도시한 바와 같이 축적전극(32)의 상부에 퇴적한 Ta2O5막과 TiN막을 패터닝하는 것에 의해, 정보축적용 용량소자C의 용량절연막(33)과 플레이트전극(34)를 형성하고, 동시에 주변회로의 배선(56), (57)을 형성한다.
용량절연막인 Ta2O5막과 그 상부에 퇴적한 TiN막의 적층막으로 구성된 배선(56), (57)은 접속구멍을 통해서 하층의 배선과 직접 접속할 수는 없다. 이 경우, Ta2O5막을 퇴적한 후에 주변회로의 Ta2O5막을 에칭에 의해 제거하고 나서 TiN막을 퇴적하면 하층의 배선과 직접 접속할 수 있지만 공정이 증가한다. 또, Ta2O5막의 일부를 에칭하므로 용량절연막의 신뢰성이 저하될 우려도 있다. 즉, 용량절연막(33)상에 소정의 패턴의 포토레지스트막을 형성해서 용량절연막(33)을 에칭한다. 그 후, 포토레지스트를 제거할 때의 O2 에싱처리에 의해 용량절연막(33)의 막질이 저하해 버린다. 그래서, 본 실시형태에서는 다음의 방법에 의해 배선(56), (57)과 하층의 배선을 접속한다.
우선, 도 36에 도시한 바와 같이 정보축적용 용량소자C 및 배선(56), (57)의 상부에 산화실리콘막(35)를 퇴적한 후 포토레지스트를 마스크로 해서 산화실리콘막(35)를 에칭하는 것에 의해, 정보축적용 용량소자C의 플레이트전극(34)의 상부에 접속구멍(36)을 형성한다. 또, 동시에 배선(56), (57)이 형성된 영역의 산화실리콘막(35), 산화실리콘막(27) 및 질화실리콘막(25)를 에칭해서 주변회로의 배선(24A)의 상부에 접속구멍(37)을 형성하고, 배선(24B)의 상부에 접속구멍(38)을 형성한다. 이 때, 접속구멍(37)의 내부에 배선(56)의 한쪽 끝이 노출되고, 접속구멍(38)의 내부에 배선(57)의 한쪽끝이 노출된다.
다음에, 도 37에 도시한 바와 같이 접속구멍(36), (37), (38)의 내부에 TiN의 플러그(55)를 매립한 후, 산화실리콘막(35)의 상부에 배선(39A), (39B), (39C), (39D)를 형성한다. 이것에 의해, 주변회로의 배선(56)은 배선(39C)를 거쳐서 하층의 배선(24A)와 접속되고, 배선(57)은 배선(39D)를 거쳐서 하층의 배선(24B)와 접속된다.
본 실시형태의 DRAM의 제조방법에 의하면, 정보축적용 용량소자C의 플레이트전극재료(TiN)을 주변회로의 배선재료와 공용하는 것에 의해 주변회로의 배선 층을 증가시켜서 배선설계의 자유도를 향상시킬 수 있다.
본 실시형태의 DRAM의 제조방법에 의하면, DRAM의 제조공정을 증가시키는 일 없이 주변회로의 배선층을 증가시킬 수 있다.
<실시형태 6>
상기 실시형태 5의 DRAM의 제조방법에서는 주변회로의 배선(56), (57)을 형성한 영역의 산화실리콘막(35), 산화실리콘막(27) 및 질화실리콘막(25)를 에칭해서 배선(24A)의 상부에 접속구멍(37)을 형성하고, 배선(24B)의 상부에 접속구멍(38)을 형성하는 것에 의해, 접속구멍(37)의 내부에 배선(56)의 한쪽 끝을 노출시키고, 접속구멍(38)의 내부에 배선(57)의 한쪽 끝을 노출시킨다(도 36 참조), 이 때, 절연막(산화실리콘막, 질화실리콘막)에 대한 배선재료(TiN)의 에칭선택비가 작으면 플레이트전극(34)나 배선(56), (57)이 에칭되어 막두께가 얇아질 우려가 있다. 그래서, 본 실시형태에서는 다음의 방법에 의해 배선(56), (57)과 하층의 배선을 접속한다.
우선, 도 38에 도시한 바와 같이 축적전극(32)의 상부에 퇴적한 Ta2O5막과 TiN막과 제3 막(고선택비막(58))을 패터닝하는 것에 의해, 정보축적용 용량소자C의 용량절연막(33)과 플레이트전극(34)를 형성하고, 동시에 주변회로의 배선(56), (57)을 형성한다. 고선택비막(58)은 산화실리콘막이나 질화실리콘막에 대한 에칭선택비가 큰 재료이면 절연막이어도 도전막이어도 좋다. 예를 들면, 텅스텐(W)막이 있다.
다음에, 도 39에 도시한 바와 같이 정보축적용 용량소자C 및 배선(56), (57)의 상부에 퇴적한 산화실리콘막(35)를 포토레지스트를 마스크로 해서 에칭하는 것에 의해, 정보축적용 용량소자C의 플레이트전극(34)의 상부에 접속구멍(36)을 형성한다. 또, 동시에 배선(56), (57)이 형성된 영역의 산화실리콘막(35), 산화실리콘막(27) 및 질화실리콘막(25)를 에칭해서 주변회로의 배선(24A)의 상부에 접속구멍(37)을 형성하고, 배선(24B)의 상부에 접속구멍(38)을 형성한다. 이 때, 플레이트전극(34)의 상부와 배선(56), (57)의 상부는 고선택비막(58)로 피복되어 있으므로, 플레이트전극(34)나 배선(56), (57)이 에칭되어 막두께가 얇아지는 일은 없다.
다음에, 도 40에 도시한 바와 같이 에칭의 최종단계에서 플레이트전극(34)의 상부와 배선(56), (57)의 상부를 피복하고 있는 고선택비막(58)을 에칭하는 것에 의해, 접속구멍(37)의 내부에 배선(56)의 한쪽 끝이 노출되고, 접속구멍(38)의 내부에 배선(57)의 한쪽 끝이 노출된다. 그 후는 상기 실시형태 5의 방법에 따라서 산화실리콘막(35)의 상부에 배선(39A), (39B), (39C), (39D)를 형성한다. 또한, 고선택비막으로서 텅스텐을 사용한 경우에는 이 에칭공정은 불필요하다.
본 실시형태의 DRAM의 제조방법에 의하면, 접속구멍((36), (37), (38))을 형성하는 공정에서 플레이트전극(34) 및 배선(56), (57)이 에칭되어 막두께가 얇아지는 불합리를 확실하게 방지할 수 있다.
주변회로의 배선(56), (57)과 하층의 배선의 접속은 다음과 같은 방법으로 실행해도 좋다.
우선, 도 41에 도시한 바와 같이 축적전극(32)의 상부에 퇴적한 Ta2O5막, TiN막 및 고선택비막(58)을 패터닝해서 정보축적용 용량소자C의 용량절연막(33)과 플레이트전극(34)를 형성하고, 동시에 주변회로의 배선(56), (57)을 형성한다.
다음에, 도 42에 도시한 바와 같이 포토레지스트(59)를 마스크로 해서 배선(56), (57)이 형성된 영역의 산화실리콘막(35), 산화실리콘막(27) 및 질화실리콘막(25)를 에칭해서 주변회로의 배선(24A)의 상부에 접속구멍(37)을 형성하고, 배선(24B)의 상부에 접속구멍(38)을 형성한다. 이 때, 배선(56), (57)의 상부를 피복하는 고선택비막(58)이 에칭스토퍼로 되므로, 배선(56), (57)이 에칭되어 막두께가 얇아지는 일은 없다.
다음에, 도 43에 도시한 바와 같이 에칭의 최종단계에서 배선(56), (57)의 상부를 피복하고 있는 고선택비막(58)을 에칭하는 것에 의해, 접속구멍(37)의 내부에 배선(56)의 한쪽 끝을 노출시키고, 접속구멍(38)의 내부에 배선(57)의 한쪽 끝을 노출시킨다.
그 후, 도 44에 도시한 바와 같이 산화실리콘막(27)의 상부에 퇴적한 도전막을 패터닝해서 접속구멍(37)의 상부에 배선(60)을 형성하고, 접속구멍(38)의 상부에 배선(61)을 형성한다. 이것에 의해 주변회로의 배선(56)은 배선(60)을 거쳐서 하층의 배선(24A)와 접속되고, 배선(57)은 배선(61)을 거쳐서 하층의 배선(24B)와 접속된다.
주변회로의 배선(56), (57)과 하층의 배선의 접속은 다음과 같은 방법에 의해 실행해도 좋다.
우선, 도 45에 도시한 바와 같이 축적전극(32)의 상부에 퇴적한 Ta2O5막, TiN막 및 고선택비막(58)을 패터닝해서 정보축적용 용량소자C의 용량절연막(33)과 플레이트전극(34)를 형성하고 동시에 주변회로의 배선(56), (57)을 형성한 후, 정보축적용 용량소자C 및 배선(56), (57)의 상부에 퇴적한 산화실리콘막(35)를 포토레지스트를 마스크로 해서 에칭하는 것에 의해, 정보축적용 용량소자C의 플레이트전극(34)의 상부에 접속구멍(36)을 형성하고, 배선(56)의 상부에 접속구멍(37)을 형성한다. 또, 동시에 배선(57)이 형성된 영역의 산화실리콘막(35), 산화실리콘막(27) 및 질화실리콘막(25)를 에칭해서 주변회로의 배선(24B)의 상부에 접속구멍(38)을 형성한다. 이 때, 플레이트전극(34)의 상부와 배선(56), (57)의 상부는 고선택비막(58)로 피복되어 있으므로, 플레이트전극(34)나 배선(56), (57)이 에칭되어 막두께가 얇아지는 일은 없다.
다음에, 도 46에 도시한 바와 같이 에칭의 최종단계에서 배선(56), (57)의 상부를 피복하고 있는 고선택비막(58)을 에칭하는 것에 의해, 접속구멍(37)의 내부에 배선(56)의 일부를 노출시키고, 접속구멍(38)의 내부에 배선(57)의 한쪽 끝을 노출시킨다.
다음에, 도 47에 도시한 바와 같이 접속구멍(35), (36), (37)의 내부에 TiN의 플러그(55)를 매립한 후, 산화실리콘막(35)의 상부에 배선(39A), (39B), (39C)를 형성한다. 이것에 의해, 주변회로의 배선(56)은 배선(39C) 및 배선(57)을 거쳐서 하층의 배선(24B)와 접속된다.
<실시형태 7>
본 실시형태는 CMOS(Complementary Metal Oxide Semiconductor) FET의 제조방법에 적용한 것이다.
우선, 도 48에 도시한 바와 같이 반도체기판(1)의 표면에 막두께 400nm정도의 필드산화막(2)를 형성한다. 필드산화막(2)는 질화실리콘막을 마스크로 해서 반도체기판(1)을 1000℃정도의 온도에서 어닐해서 형성한다.
계속해서, p채널형 MISFET를 형성하는 영역의 반도체기판(1)의 표면을 포토레지스트(70)으로 피복하고, n채널형 MISFET를 형성하는 영역의 반도체기판(1)에 p형 불순물(B)를 이온주입해서 p형 웰(3)을 형성한다.
다음에, 포토레지스트(70)을 제거하고 반도체기판(1)을 어닐해서 상기 p형 불순물의 이온주입에 의한 결정결함을 회복시킨 후, 도 49에 도시한 바와 같이 반도체기판(1)의 전면에 p형 불순물(B)를 이온주입하고 n채널형 MISFET의 채널영역(72)를 형성한다. 이 때, p채널형 MISFET를 형성하는 영역의 반도체기판(1)에도 p형 불순물(B)가 이온주입된다.
다음에, 도 50에 도시한 바와 같이 n채널형 MISFET형성영역 즉 p형 웰(3)을 포토레지스트(71)로 피복하고, p채널형 MISFET를 형성하는 영역의 반도체기판(1)에 n형 불순물(P)를 2회 이온주입해서 n형 웰(4)를 형성한다. 이 2회의 이온주입의 한쪽은 디바이스특성을 향상시키기 위한 것으로서 비교적 낮은 에너지로 불순물을 주입한다. 또, 다른 한쪽은 소자분리와 웰저항의 저감을 겸비한 것으로서 비교적 높은 에너지로 불순물을 주입한다. 낮은 에너지의 이온주입은 PMOS의 포켓주입이고 PMOS의 쇼트 채널 효과를 방지한다.
높은 에너지의 이온주입은 필드산화막(2)과 반도체기판의 계면에 불순물농드의 피크를 갖는다.
다음에, 도 51에 도시한 바와 같이 n형 웰(4)에 n형 불순물(P)를 이온주입하는 것에 의해 p채널형 MISFET의 채널영역(73)을 형성함과 동시에 상기 n채널형 MISFET의 채널영역을 형성하는 공정에서 이온주입된 p형 불순물을 보상한다.
또한, 상기의 방법에서는 p형 웰(3)을 형성한 후 포토레지스트(70)을 제거하고 다음에 반도체기판(1)을 어닐해서 p형 불순물의 이온주입에 의한 결정결함을 회복시켰지만, 이 어닐을 생략하고 포토레지스트(70)을 남긴채로 p형 웰(3)에 p형 불순물을 이온주입하는 것에 의해 n채널형 MISFET의 채널영역(72)를 형성해도 좋다.
또, 소자분리영역에 실시형태 3의 얕은 홈내에 절연막을 매립한 예를 적용하는 것도 가능하다.
다음에, 포토레지스트(71)을 제거한 후 도 52에 도시한 바와 같이 p형 웰(3), n형 웰(4)의 각각의 활성영역의 표면에 열산화법에 의해 게이트산화막(7)을 형성하고, 다음에 이 게이트산화막(7)의 상부에 n채널형 MISFET의 게이트전극(8B) 및 p채널형 MISFET의 게이트전극(8C)를 형성한다.
이 이후의 공정은 도 53에 도시한 흐름도에 따라서 실행한다. 즉, 소오스영역, 드레인영역을 형성하기 위한 불순물의 활성화처리는 900℃정도의 온도에서 실행한다. 또, 제1 층째의 배선과 소오스영역, 드레인영역의 콘택트저항을 저감하기 위해 접속구멍의 바닥부에 Ti실리사이드등을 형성하는 처리는 800℃에서 실행하고, 그 이후의 배선용 도전막 및 절연막의 퇴적은 450℃ 이하에서 실행한다.
또, 상기 실시형태 3과 같이 얕은 홈에서 소자분리를 실행하는 경우에는 도 54에 도시한 흐름도에 따라서 실행한다. 즉, 소오스영역, 드레인영역을 형성하기 위한 불순물의 활성화처리는 900℃정도의 온도에서 실행한다. 또, 제1층째의 배선과 소오스영역, 드레인영역의 콘택트저항을 저감하기 위해 접속구멍의 바닥부에 Ti실리사이드등을 형성하는 처리는 800℃에서 실행하고, 그 이후의 배선용 도전막 및 절연막의 퇴적은 450℃ 이하에서 실행한다.
본 실시형태의 CMOSFET의 제조방법에 의하면, p형 웰과 n채널형 MISFET의 채널영역의 형성 및 n형 웰과 p채널형 MISFET의 채널영역의 형성을 합계 2회의 포토레지스트공정에서 실행할 수 있으므로, CMOS, LSI의 제조공정을 저감할 수 있다.
본 실시형태의 CMOSFET의 제조방법에 의하면, 공정을 거침에 따라 열처리온도의 상한을 내리는 것에 의해, 고온열처리에 의한 불순물의 기판내로의 확산이 억제되고 소오스영역, 드레인영역의 얕은 접합화를 실현할 수 있으므로 CMOS·LSI의 고성능화를 추진할 수 있다.
<실시형태 8>
본 실시형태의 CMOSFET의 제조방법은 우선 도 55에 도시한 바와 같이 상기 실시형태 7의 제조방법에 따라서 p형 웰(3)의 게이트 산화막(7)에 n채널형 MISFET의 게이트전극(8B)를 형성하고, n형 웰(4)의 게이트 산화막(7)상에 p채널형 MISFET의 게이트전극(8C)를 형성한다.
다음에, 도 56에 도시한 바와 같이 n형 웰(4)의 표면을 포토레지스트(74)로 피복하고, p형 웰(3)에 P와 As를 이온주입한다. 이 때, P를 As보다 깊고 또한 적은 도즈량으로 이온주입한다. 또는 P를 경사방향에서 이온주입해도 좋다.
다음에, 포토레지스트(74)를 제거한 후 도 57에 도시한 바와 같이 p형 웰(3)의 표면을 포토레지스트(75)로 피복하고 n형 웰(4)에 B를 이온주입한다.
다음에, 포토레지스트(75)를 제거한 후 도 58에 도시한 바와 같이 불순물 활성화의 어닐을 실행하고, n채널형 MISFET의 소오스영역, 드레인영역과 p채널형 MISFET의 소오스영역, 드레인영역을 형성한다. n채널형 MISFET의 소오스영역, 드레인영역은 As의 확산에 의해 형성되는 고불순물 농도의 n+형 반도체영역(76)의 주위 및 바닥부가 P의 확산에 의해 형성되는 저불순물 농도의 n-형 반도체영역(77)로 둘러싸인 2중 확산 드레인(Double Diffused Drain)구조로 구성되고, p채널형 MISFET의 소오스영역, 드레인영역은 p형 반도체영역(78)로 이루어지는 싱글드레인구조로 구성된다.
본 실시형태의 CMOSFET의 제조방법에 의하면, 2중 확산 드레인구조로 구성된 n채널형 MISFET의 소오스영역, 드레인영역과 싱글드레인구조로 구성된 p채널형 MISFET의 소오스영역, 드레인영역을 합계 3회의 이온주입으로 형성할 수 있으므로, CMOS·LSI의 제조공정을 간략화할 수 있다. 또, n채널형 MISFET의 소오스영역, 드레인영역을 2중 확산 드레인구조로 구성하는 것에 의해, 드레인영역 끝부의 고전계를 완화할 수 있으므로, 게이트길이를 미세화한 경우에 문제로 되는 n채널형 MISFET의 핫일렉트론효과를 억제할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것을 물론이다.
본원에 의해 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.
본 발명의 제조방법에 의하면, MISFET를 형성한 후의 공정에서 반도체기판상에 퇴적하는 모든 도전막을 500℃ 이하의 온도에서 퇴적하는 것에 의해, 열처리공정을 저감해서 얕은 접합의 MISFET를 형성할 수 있다.
본 발명의 제조방법에 의하면, MISFET를 형성한 후의 공정에서 반도체기판상에 퇴적하는 모든 절연막을 500℃ 이하의 온도에서 퇴적하는 것에 의해, 열처리공정을 저감해서 얕은 접합의 MISFET를 형성할 수 있다.
본 발명의 제조방법에 의하면, 모든 도전막을 금속 또는 금속화합물로 구성하는 것에 의해 배선저항을 저감할 수 있다.
본 발명의 제조방법에 의하면, MISFET를 갖는 반도체 집적회로장치의 제조공정을 간략화할 수 있다.
도 1은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 2는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 3은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 4는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 5는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 6은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 7은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 8은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 9는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 10은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 11은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 12는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 13은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 14는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 15는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 16은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 17은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 18은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 19는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 20은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 21은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 22는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 23은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 24는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 25는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 26은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 27은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 28은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 29는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 30은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 31을 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 32는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 33은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 34는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 35는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 36은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 37은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 38은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 39는 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 40은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 41은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 42는 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 43은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 44는 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 45는 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 46은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 47은 본 발명의 실시형태 6인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 48은 본 발명의 실시형태 7인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 49는 본 발명의 실시형태 7인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 50은 본 발명의 실시형태 7인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 51은 본 발명의 실시형태 7인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 52는 본 발명의 실시형태 7인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 53은 본 발명의 실시형태 7인 반도체 집적회로장치의 제조방법을 도시한 흐름도,
도 54는 본 발명의 실시형태 7인 반도체 집적회로장치의 제조방법을 도시한 흐름도,
도 55는 본 발명의 실시형태 8인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 56은 본 발명의 실시형태 8인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 57은 본 발명의 실시형태 8인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 58은 본 발명의 실시형태 8인 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도.

Claims (23)

  1. (a) 주면을 갖는 반도체기판,
    (b) 상기 반도체기판의 주면에 형성된 제1 반도체영역,
    (C) 상기 반도체기판의 주면상에 형성되고 상기 제1 반도체영역을 일부 노출하는 제1 개구를 갖는 제1 절연막,
    (d) 상기 제1 개구내에 형성된 폴리실리콘막으로 이루어지는 제1 도체층,
    (e) 상기 제1 절연막상에 위치하고 상기 제1 도체층의 일부를 노출하는 제2 개구를 갖는 제2 절연막 및
    (f) 상기 제2 개구내에 형성된 제2 도체층으로 이루어지고,
    상기 제1 도체층과 제2 도체층의 계면에는 실리사이드층이 형성되어 있고,
    상기 반도체기판의 주면상에 제3 절연막을 거쳐서 형성된 제3 도체층 및
    상기 반도체기판의 주면에 선택적으로 형성된 제4 절연막을 더 갖고,
    상기 제1 반도체영역은 상기 제4 절연막과 상기 제3 도체층에 의해 규정된 영역에 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 제3도체층의 상부 및 측벽을 둘러싸는 제5절연막을 더 갖고,
    상기 제5 절연막은 상기 제1 절연막에 대해서 에칭선택비가 큰 재질로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서,
    상기 제1 절연막은 산화실리콘막이고, 상기 제5 절연막은 질화실리콘막인 것을 특징으로 하는 반도체 집적회로장치.
  4. 제2항에 있어서,
    상기 반도체기판의 주면에 형성된 제2 반도체영역 및
    상기 제2 도체층에 전기적으로 접속된 정보축적용 용량소자를 더 갖고,
    상기 제1 및 제2 반도체영역 사이에 상기 제3 도체층이 위치하는 것을 특징으로 하는 반도체 집적회로장치.
  5. (a) 반도체기판의 주면에 제1 반도체영역을 형성하는 공정,
    (b) 상기 반도체기판의 주면상에 제1 절연막을 퇴적하는 공정,
    (C) 상기 제1 절연막에 상기 제1 반도체영역의 일부를 노출하는 제1 개구를 형성하는 공정,
    (d) 상기 제1 개구내에 선택적으로 폴리실리콘막으로 이루어지는 제1 도체층을 형성하는 공정
    (e) 상기 제1 도체층 및 제1 절연막상에 고융점 금속막을 퇴적하고 열처리를 가하는 것에 의해, 상기 제1 도체층상에만 선택적으로 상기 고융점 금속막의 실리사이드막을 형성하는 공정,
    (f) 상기 고융점 금속막의 실리사이드막을 남기고 상기 제1 절연막상의 고융점 금속막을 제거하는 공정,
    (g) 상기 제1 절연막상에 제2 절연막을 퇴적하고 상기 고융점 금속막의 실리사이드막의 일부가 노출되는 제2 개구를 형성하는 공정 및
    (h) 상기 제2 개구내에 제2 도체층을 형성하는 공정으로 이루어지는 반도체 집적회로장치의 제조방법.
  6. 제5항에 있어서,
    상기 반도체기판의 주면에 제4 절연막을 갖는 소자분리영역을 형성하는 공정,
    상기 반도체기판의 주면에 제3 절연막을 형성하는 공정 및
    상기 제3 절연막상에 제3 도체층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제6항에 있어서,
    상기 소자분리영역을 형성하는 공정은
    반도체기판의 주면에 홈을 형성하는 공정 및
    상기 홈내에 제4 절연막을 선택적으로 매립하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제6항에 있어서,
    상기 제3 도체층의 상부 및 측벽에 제5 절연막을 형성하는 공정을 더 갖고,
    상기 제5 절연막은 질화실리콘막이고, 상기 제1 절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. (a) 반도체기판의 주면에 제1 반도체영역을 형성하는 공정;
    (b) 상기 반도체기판의 주면상에 제1 절연막을 퇴적하는 공정;
    (C) 상기 제1 절연막에 상기 제1 반도체영역의 일부를 외측으로 노출시키는 제1 개구를 형성하는 공정;
    (d) 상기 제1 개구내에 선택적으로 폴리실리콘막으로 이루어지는 제1 도제층을 형성하는 공정;
    (e) 상기 제1 도제층 및 상기 제1 절연막상에 고융점 금속막을 퇴적하고 열처리를 가하는 것에 의해, 상기 제1 도체층상에만 선택적으로 상기 고융점 금속막의 실리사이드막을 형성하는 공정;
    (f) 상기 고융점 금속막의 실리사이드막을 남기고 상기 제1 절연막상에서 상기 고융점 금속막을 제거하는 공정;
    (g) 상기 제1 절연막상에 제2 절연막을 퇴적하고 상기 고융점 금속막의 실리사이드막의 일부를 외측으로 노출시키는 제2 개구를 형성하는 공정 및;
    (h) 상기 제2 개구내에 제2 도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제9항에 있어서,
    상기 반도체기판의 주면상에 제4 절연막을 갖는 소자분리영역을 형성하는 공정;
    상기 반도체기판의 주면상에 제3 절연막을 형성하는 공정 및;
    상기 제3 절연막상에 제3도체층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 제10항에 있어서,
    상기 소자분리영역을 형성하는 공정은
    상기 반도체기판의 주면에 홈을 형성하는 공정 및
    상기 홈내에 상기 제4 절연막을 선택적으로 매립하는 공정을 구비하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 제10항에 있어서,
    상기 제3 도체층의 상부 및 측벽에 제5절연막을 형성하는 공정을 더 갖고,
    상기 제5 절연막은 질화실리콘막이고, 상기 제1 절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 반도기체기판상에 메모리어레이용의 제1 부분과 상기 메모리어레이와 다른 회로용의 제2 부분을 갖는 반도체집적회로장치에 있어서,
    상기 제1 부분에 배치되고, 제1 반도체영역과 상기 제1 반도체영역 사이의 게이트전극을 갖는 MISFET;
    상기 제2 부분에 배치되는 제2 반도체영역;
    상기 제1 및 제2 부분을 피복하도록 상기 반도체기판상에 형성되는 제1 절연막;
    상기 제1 부분의 상기 제1 반도체영역상 및 상기 제2 부분의 상기 제2 반도체영역상의 상기 제1 절연막의 개구내에 형성된 여러개의 제1 도체플러그;
    상기 제1 부분의 상기 제1 절연막상에 형성되고, 상기 제1 도체플러그중의 하나를 거쳐서 상기 MISFET의 상기 제1 반도체영역중의 하나에 전기적으로 접속되는 제1 도전스트립;
    상기 제2 부분의 상기 제1 절연막상에 형성되고, 상기 제1 도체플러그를 거쳐서 상기 제2 반도체영역에 전기적으로 접속되고 상기 제2 반도체영역을 서로 전기적으로 접속하는 제2 도전스트립;
    상기 제1 절연막과 상기 제1 및 제2 도전스트립상에 형성되는 제2 절연막;
    상기 제2 절연막의 개구내에 형성되고, 상기 MISFET의 상기 제1 반도체영역의 다른 하나에 접속되는 상기 제1 도체플러그중의 하나에 전기적으로 접속되는 제2 도체플러그 및;
    상기 제2 절연막상에 형성되고 상기 제2 도체플러그에 전기적으로 접속되는 제3 도전스트립을 포함하는 것을 특징으로 하는 반도체집적회로장치.
  14. 제13항에 있어서,
    상기 제1 도체플러그의 각각은 텅스텐막을 포함하는 것을 특징으로 하는 반도체집적회로장치.
  15. 제14항에 있어서,
    상기 제1 도체플러그의 각각은 티탄 나이트라이드와 텅스텐의 적층막을 포함하는 것을 특징으로 하는 반도체집적회로장치.
  16. 제14항에 있어서,
    상기 제2 반도체영역은 n형 반도체영역과 p형 반도체영역을 포함하는 것을 특징으로 하는 반도체집적회로장치.
  17. 제16항에 있어서,
    상기 제2 도체플러그는 텅스텐막을 포함하는 것을 특징으로 하는 반도체집적회로장치.
  18. 반도체기판의 일주면에 설치된 메모리셀을 포함하는 제1 영역과, 상기 메모리셀 이외의 회로를 포함하는 제2 영역을 가지는 반도체 집적회로장치의 제조방법에 있어서,
    상기 제1 영역에 복수의 제1 반도체영역과 상기 제1 반도체영역 간에 형성된 게이트 전극을 각각 가지는 복수의 MISFET을, 상기 제2 영역에 복수의 제2 반도체영역을 형성하는 공정과,
    상기 반도체기판상에, 상기 제1 및 제2 영역을 덮도록 제1 절연막을 퇴적하는 공정과,
    상기 제1 영역에 형성된 상기 제1 반도체 기판영역상의 상기 제1 절연막과, 상기 제2 영역에 형성된 상기 제2 반도체영역상의 상기 제1 절연막에, 메탈 또는 메탈 합성물로 이루어진 제1 플러그가 매립된 복수의 제1 개구부를 각각 형성하는 공정과,
    상기 제1 영역의 상기 제1 절연막상에 상기 제1 플러그를 통하여 상기 MISFET의 상기 제1 반도체영역의 한 개에 전기적으로 접속된 제1 도전막과, 상기 제2 영역의 상기 제1 절연막상에 상기 제1 플러그의 한 개를 통하여 상기 제2 반도체영역의 한 개에 전기적으로 접속됨과 동시에, 상기 제1 플러그의 다른 한 개를 통하여 상기 제2 반도체영역의 다른 한 개에 전기적으로 접속된 제2 도전막을 형성하는 공정과,
    상기 제1 절연막과 상기 제1 및 제2 절연막의 각각의 상부에 제2 절연막을 형성하는 공정과,
    상기 제1 영역에 형성된 상기 제2 절연막에, 상기 제1 플러그를 통하여 상기 MISFET의 상기 제1 반도체영역의 다른 한 개에 전기적으로 접속된 메탈 또는 메탈 화합물로 이루어진 제2 플러그가 매립된 복수의 제2 개구부를 형성하는 공정과,
    상기 제1 영역에 형성된 상기 제2 절연막의 상부에 상기 제2 플러그에 전기적으로 접속된 제3도전막을 형성하는 공정을 구비하고,
    상기 제1 영역에 형성된 상기 제1 플러그의 일부는, 상기 MISFET의 상기 제1 반도체영역의 한 개와, 상기 제1 반도체영역의 한 개에 전기적으로 접속된 상기 제2 플러그의 각각에 전기적으로 직접 접속되어 있고,
    상기 제2 영역에 형성된 상기 제1 플러그는, 상기 제2 반도체영역과, 상기 제2 반도체영역에 전기적으로 접속된 상기 제2 도전막에 각각 전기적으로 직접 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제18항에 있어서, 상기 제1 플러그는, 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. 제18항에 있어서, 상기 제1 플러그는, 질화티탄막과 텅스텐막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  21. 제18항에 있어서, 상기 제2 영역에 형성된 상기 제2 반도체영역의 일부는, 제1 도전형의 반도체영역으로 이루어지고, 상기 제2 반도체영역의 다른 일부는, 제2 도전형의 반도체영역으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  22. 제18항에 있어서, 상기 제2 플러그는, 텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  23. 제18항에 있어서, 상기 복수의 제1 개구부를 각각 형성하는 공정 후에, 상기 제1 도전막과 상기 제2 도전막을 형성하는 공정을 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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