KR100467642B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터에 있어서의 게이트 라인을 미세화할 수 있는 반도체 소자 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자 제조방법은 반도체 기판 전면 상에 실리콘 질화막을 적층하는 단계;와, 상기 실리콘 질화막을 선택적으로 패터닝하여 소자격리막 형성 영역에 상응하는 반도체 기판 표면을 노출하는 단계;와, 상기 패터닝된 실리콘 질화막을 식각 마스크로 이용하여 상기 노출된 기판을 식각, 제거하여 트렌치를 형성하는 단계;와, 상기 트렌치를 포함한 기판 전면 상에 산화막을 적층하는 단계;와, 상기 산화막을 상기 실리콘 질화막에 평탄화하여 소자격리막을 형성하는 단계;와, 상기 실리콘 질화막을 선택적으로 패터닝하여 게이트 전극에 상응하는 크기를 갖는 임시 게이트 전극 패턴을 형성하는 단계;와, 상기 기판 전면에 저농도의 불순물 이온을 주입하여 상기 임시 게이트 전극 패턴 좌우측에 LDD 영역을 형성하는 단계;와, 상기 임시 게이트 전극 패턴 좌우측에 스페이서를 형성하는 단계;와, 상기 기판 전면에 고농도의 불순물 이온을 주입하여 상기 임시 게이트 전극 패턴 좌우측에 소스/드레인 영역을 형성하는 단계;와, 상기 임시 게이트 전극 패턴을 포함한 기판 전면에 절연막을 형성하는 단계;와, 상기 임시 게이트 전극 패턴이 드러나도록 상기 절연막을 평탄화하는 단계;와, 상기 임시 게이트 전극 패턴을 제거하는 단계;와, 상기 임시 게이트 전극 패턴이 제거된 영역을 포함한 기판 전면 상에 게이트 절연막을 적층하는 단계;와, 상기 게이트 절연막 상에 게이트 전극 형성 물질을 적층한 다음, 상기 게이트 절연막 및 게이트 전극 형성 물질을 상기 절연막에 평탄화시켜 게이트 전극을 완성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로서, 특히 전계 효과 트랜지스터에 있어서의 게이트 라인을 미세화할 수 있는 반도체 소자 제조방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 패턴의 미세화가 요구되고 있으며,특히 전계 효과 트랜지스터의 게이트 라인 물질로 주로 이용되는 다결정실리콘의 임계 크기(Critical Dimension)의 감소가 필수적이다. 그러나, 상기 게이트 라인의 미세화 노력은 현재의 리소그래피 기술의 한계와 소스/드레인 영역 형성시의 이온주입 과정에서 펀치 스루(punch-through) 현상을 야기하는 문제 등으로 인해 제약을 받고 있다.
이하, 도면을 참조하여 종래 기술에 따른 반도체 소자의 게이트 라인 제조방법을 상세히 설명하면 다음과 같다.
도 1 내지 도 4는 종래 기술에 따른 반도체 소자의 게이트 라인 제조방법을 설명하기 위한 공정단면도이다.
먼저 도 1에 도시한 바와 같이, 반도체 기판(101)을 액티브 영역과 필드 영역으로 정의한 후, 필드 영역에 해당하는 반도체 기판(101)을 선택적으로 식각 제거하여 표면으로부터 소정 깊이를 갖는 트렌치(trench)(102)를 형성한다.
이어, 상기 트렌치(102)를 포함한 기판 전면에 절연막(103)을 증착한 후, 에치백(etch back)이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트렌치(102)의 내부에만 절연막(103)을 잔류시켜 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(103)을 형성한다.
그리고, 상기 소자격리막(103)에 의해 격리된 반도체 기판의 액티브 영역에 게이트 절연막(104)을 개재하여 게이트 전극(105)을 형성한다.
이어, 상기 게이트 전극(105)을 마스크로 이용하여 상기 반도체 기판의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(105)의 양측의 반도체 기판의표면 내에 LDD(Lightly Doped Drain) 영역을 형성한다.
도 2에 도시한 바와 같이, 상기 게이트 전극(105)을 포함한 반도체 기판의 전면에 HLD(High temperature Low pressure Deposition)막(106)과 질화막(107)을 차례로 증착한다.
도 3에 도시한 바와 같이, 상기 질화막(107)과 HLD막(106)의 전면에 에치백 공정을 실시하여 상기 게이트 전극의 양측면에 질화막(107)과 HLD막(106)으로 이루어진 스페이서를 형성한다.
여기서 에치백 공정시 오버에치(over etch)에 의해 소자격리막(103)이 소정 두께만큼 제거된다.
그리고, 상기 게이트 전극(105) 및 스페이서를 마스크로 이용하여 상기 반도체 기판의 전면에 고농도 불순물 이온을 주입한 후, RTP(Rapid Thermal Process) 열처리를 실시하여 고농도 불순물 이온을 확산시켜 상기 게이트 전극(105)의 양측의 반도체 기판 표면 내에 상기 LDD 영역과 연결되는 소스 및 드레인 불순물 영역을 형성한다.
도 4에 도시한 바와 같이, 상기 게이트 전극(105)을 포함한 반도체 기판의 전면에 텅스텐과 같은 고융점 금속을 증착한 후 어닐(anneal) 공정을 실시하여 상기 소스/드레인 불순물 영역이 형성된 반도체 기판의 표면과 게이트 전극의 표면에 실리사이드막(108)을 형성한다.
이어, 상기 반도체 기판 및 게이트 전극과 반응하지 않아 실리사이드막이 형성되지 않은 고융점 금속을 제거하면 종래 기술에 따른 반도체 소자의 게이트 라인제조공정은 완료된다.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 게이트 라인 제조방법은 다음과 같은 문제점이 있었다.
최근 반도체 소자가 고집적화됨에 따라 요구되는 임계 크기(Critical Dimension)의 감소를 이루기 위해, 게이트 패턴의 크기를 미세화 시키게 되면 현재의 포토리소그래피 공정 기술의 한계 및 소스/드레인 영역 형성시 불순물 이온들의 확산에 따른 펀치 스루등의 문제 등으로 인해 선 폭의 미세화를 구현하기 힘들다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 미세 선폭의 소자를 구현할 수 있는 반도체 소자 제조방법을 제공하는데 목적이 있다.
도 1 내지 도 4는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도.
도 5 내지 도 10은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 기판 204 : 절연막
205 : 스페이서 206 : 실리사이드 막
207 : 층간 절연막 208 : 게이트 절연막
209 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판 전면 상에 실리콘 질화막을 적층하는 단계;와, 상기 실리콘 질화막을 선택적으로 패터닝하여 소자격리막 형성 영역에 상응하는 반도체 기판 표면을 노출하는 단계;와, 상기 패터닝된 실리콘 질화막을 식각 마스크로 이용하여 상기 노출된 기판을 식각, 제거하여 트렌치를 형성하는 단계;와, 상기 트렌치를 포함한 기판 전면 상에 산화막을 적층하는 단계;와, 상기 산화막을 상기 실리콘 질화막에 평탄화하여 소자격리막을 형성하는 단계;와, 상기 실리콘 질화막을 선택적으로 패터닝하여 게이트 전극에 상응하는 크기를 갖는 임시 게이트 전극 패턴을 형성하는 단계;와, 상기 기판 전면에 저농도의 불순물 이온을 주입하여 상기 임시 게이트 전극 패턴 좌우측에 LDD 영역을 형성하는 단계;와, 상기 임시 게이트 전극 패턴 좌우측에 스페이서를 형성하는 단계;와, 상기 기판 전면에 고농도의 불순물 이온을 주입하여 상기 임시 게이트 전극 패턴 좌우측에 소스/드레인 영역을 형성하는 단계;와, 상기 임시 게이트 전극 패턴을 포함한 기판 전면에 절연막을 형성하는 단계;와, 상기 임시 게이트 전극 패턴이 드러나도록 상기 절연막을 평탄화하는 단계;와, 상기 임시 게이트 전극 패턴을 제거하는 단계;와, 상기 임시 게이트 전극 패턴이 제거된 영역을 포함한 기판 전면 상에 게이트 절연막을 적층하는 단계;와, 상기 게이트 절연막 상에 게이트 전극 형성 물질을 적층한 다음, 상기 게이트 절연막 및 게이트 전극 형성 물질을 상기 절연막에 평탄화시켜 게이트 전극을 완성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법은 임시 게이트 전극 패턴을 마스크로 이용하여 기판 전면에 이온을 주입하기 때문에 종래 이온 주입 공정시 발생하는 소스/드레인 영역간의 불순물 이온의 확산을 방지할 수 있는 작용을 한다.
또한, 상기 임시 게이트 전극 패턴의 제거 후 게이트 절연막을 형성함으로써 게이트 전극의 패턴의 미세화를 구현하게 된다.
이하, 도면을 참조하여 본 발명의 반도체 소자 제조방법을 상세히 설명하기로 한다.
도 5 내지 도 10은 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 5에 도시한 바와 같이, 반도체 기판(201) 전면 상에 실리콘 질화막(203)을 적층한 다음, 선택적으로 패터닝하여 필드 영역에 상응하는 부위의 반도체 기판(201)을 노출시킨다.
이어, 상기 패터닝된 실리콘 질화막(203)을 식각 마스크로 이용하여 상기 노출된 기판을 소정 두께만큼 식각, 제거하여 기판 표면으로부터 소정 깊이를 갖는 트렌치(trench)(202)를 형성한다. 이어, 상기 트렌치(202)를 포함한 실리콘 질화막(203) 상에 산화막(204)을 적층한다.
도 6에 도시한 바와 같이, CMP 공정을 실시하여 상기 실리콘 질화막(203)이 드러나도록 상기 산화막을 연마하여, STI(Shallow Trench Isolation) 구조를 갖는 소자격리막(204)을 형성한다.
이어, 상기 소자격리막(204)에 의해 정의되는 기판의 액티브 영역의 소정 부위에 상기 트렌치 형성용 마스크로 쓰였던 실리콘 질화막(203)을 선택적으로 패터닝하여 임시 게이트 전극 패턴(203a)을 형성한다.
도 7에 도시한 바와 같이, 상기 임시 게이트 전극 패턴(203a)을 포함한 기판 전면에 저농도 불순물 이온을 주입하여 상기 임시 게이트 전극 패턴(203a)의 좌우측의 기판 표면 내에 LDD(Lightly Doped Drain) 영역을 형성한다.
이어서, 상기 임시 게이트 전극 패턴(203a)을 포함한 기판 전면에 화학기상증착법(Chemical Vapor Deposition)을 이용하여 실리콘 산화막을 증착한 다음, 선택적으로 전면 식각(blanket etch)을 통해 스페이서(205)를 형성한다.
도 8에 도시한 바와 같이, 상기 임시 게이트 전극 패턴(203a) 및 스페이서(205)를 포함한 기판 전면에 고농도의 불순물 이온을 주입한 후, RTP(Rapid Thermal Process)와 같은 열처리 공정을 실시하여 고농도 불순물 이온을 확산시켜 상기 임시 게이트 전극 패턴(203a)의 양측의 기판 표면 내에 상기 LDD 영역과 연결되는 소스 및 드레인 불순물 영역을 형성한다.
이어, 상기 임시 게이트 전극 패턴(203a)을 포함한 기판 전면 상에 고융점금속을 증착한 후, 열처리 공정을 실시하여 상기 소스/드레인 영역이 형성된 기판의 표면에 실리사이드 막(206)을 형성한다.
도 9에 도시한 바와 같이, 상기 임시 게이트 패턴 전극(203a)을 포함한 기판 전면 상에 절연막(207)을 적층한 다음, 상기 임시 게이트 패턴 전극(203a)이 드러나도록 상기 절연막을 평탄화한다. 여기서, 상기 절연막(207)의 재료로는 BPSG(Boro Phosphorous Silicate Glass)또는 TEOS(Tetra Ethyl Ortho Silicate) 등이 쓰인다.
이어, 상기 임시 게이트 전극 패턴(203a)을 건식 식각 또는 습식 식각을 통해 제거한다. 여기서, 상기 건식 식각은 CH3F, CF4, Ar의 혼합가스를 이용하며, 습식 식각은 고온의 H3PO4를 이용한다.
도 10에 도시한 바와 같이, 상기 임시 게이트 전극 패턴(203a)이 제거된 상태에서 기판 전면에 게이트 절연막(208)을 적층한다. 여기서, 상기 게이트 절연막의 재료로는 실리콘 산화물 또는 산화탄탈륨 등이 이용된다.
이어, 상기 게이트 절연막(208) 상의 임시 게이트 전극 패턴(203a)이 제거된 공간을 충분히 채우도록 기판 전면상에 게이트 전극 형성 물질을 증착한 다음, CMP와 같은 평탄화 공정을 거쳐 게이트 전극(209)을 형성하면 본 발명에 따른 반도체 소자 제조공정은 완료된다.
상기 게이트 전극(209)의 물질로는 다결정실리콘(Poly-Si), 알루미늄(Al),텅스텐(W) 등이 쓰인다.
상술한 바와 같은 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
미세 패턴을 구현할 수 있기 때문에 종래 소스/드레인 영역 간에 발생하던 펀치-스루(punch through) 현상을 억제시킬 수 있다.
또한, STI(Shallow Trench Isolation) 형성시 하드마스크와 CMP 정지막으로 이용되는 실리콘 질화막을 임시 게이트 전극 패턴으로 사용하기 때문에 공정의 단순화를 꾀할 수 있는 장점이 있다.
Claims (11)
- 반도체 기판 전면 상에 실리콘 질화막을 적층하는 단계;상기 실리콘 질화막을 선택적으로 패터닝하여 소자격리막 형성 영역에 상응하는 반도체 기판 표면을 노출하는 단계;상기 패터닝된 실리콘 질화막을 식각 마스크로 이용하여 상기 노출된 기판을 식각, 제거하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 기판 전면 상에 산화막을 적층하는 단계;상기 산화막을 상기 실리콘 질화막에 평탄화하여 소자격리막을 형성하는 단계;상기 실리콘 질화막을 선택적으로 패터닝하여 게이트 전극에 상응하는 크기를 갖는 임시 게이트 전극 패턴을 형성하는 단계;상기 기판 전면에 저농도의 불순물 이온을 주입하여 상기 임시 게이트 전극 패턴 좌우측에 LDD 영역을 형성하는 단계;상기 임시 게이트 전극 패턴 좌우측에 스페이서를 형성하는 단계;상기 기판 전면에 고농도의 불순물 이온을 주입하여 상기 임시 게이트 전극 패턴 좌우측에 소스/드레인 영역을 형성하는 단계;상기 임시 게이트 전극 패턴을 포함한 기판 전면에 절연막을 형성하는 단계;상기 임시 게이트 전극 패턴이 드러나도록 상기 절연막을 평탄화하는 단계;상기 임시 게이트 전극 패턴을 제거하는 단계;상기 임시 게이트 전극 패턴이 제거된 영역을 포함한 기판 전면 상에 게이트 절연막을 적층하는 단계;상기 게이트 절연막 상에 게이트 전극 형성 물질을 적층한 다음, 상기 게이트 절연막 및 게이트 전극 형성 물질을 상기 절연막에 평탄화시켜 게이트 전극을 완성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
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- 제 1 항에 있어서, 상기 게이트 절연막은 실리콘 산화물, 산화탄탈륨 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극은 다결정실리콘, 알루미늄, 텅스텐 중어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 임시 게이트 전극 패턴은 건식 식각 또는 습식 식각 중 어느 하나를 이용하여 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 8 항에 있어서, 상기 건식 식각은 CH3F, CF4, Ar 의 혼합 가스를 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 8 항에 있어서, 상기 습식 식각은 H3PO4용액을 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
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|---|---|---|---|
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Citations (4)
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|---|---|---|---|---|
| JP2000077658A (ja) * | 1998-08-28 | 2000-03-14 | Toshiba Corp | 半導体装置の製造方法 |
| KR20010045139A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 모스 트랜지스터 제조방법 |
| KR20010064118A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 선택적 에피택셜 성장 기술을 적용한 대머신 게이트형모스 트랜지스터 제조방법 |
| KR20010065192A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 반도체 소자의 트랜지스터 제조방법 |
-
2001
- 2001-12-21 KR KR10-2001-0082947A patent/KR100467642B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077658A (ja) * | 1998-08-28 | 2000-03-14 | Toshiba Corp | 半導体装置の製造方法 |
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| Publication number | Publication date |
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