KR20030056907A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극 형성을 위한 식각공정에서 발생하는 하부층의 손상을 방지하고, 열적 안정성을 갖는 살리사이드를 형성하는 데 적당한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 에칭 스톱용 질화막, 산화막을 차례로 형성하는 단계; 상기 질화막 및 산화막을 선택적으로 제거하여 게이트 전극 패턴의 트렌치를 형성하는 단계; 상기 전면에 게이트 전극 형성용 폴리실리콘막을 형성한 후 평탄화하여 게이트 전극을 형성하는 단계; 상기 전면에 제 1 살리사이드 형성용 물질층을 형성하고, 열처리 공정으로 상기 게이트 전극의 표면에 제 1 살리사이드층을 형성하는 단계; 상기 질화막 및 산화막을 습식각하여 게이트 전극의 양측에 LDD 스페이서를 형성하는 단계; 상기 반도체 기판의 액티브 영역에 이온주입하여 LDD 영역 및 소오스/드레인 영역을 형성하는 단계; 상기 전면에 제 2 살리사이드 형성용 물질층을 형성하고, 열처리 공정으로 상기 게이트 전극 및 소오스/드레인 영역의 표면에 제 2 살리사이드층을 형성하는 단계를 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 게이트 전극 형성을 위한 식각공정에서 발생하는 하부층의 손상을 방지하고, 열적 안정성을 갖는 살리사이드를 형성하는 데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(1)에 트렌치를 형성하고 절연 물질을 매립하는 STI(Shallow Trench Isolation) 공정으로 소자 격리층(2)을 형성하여 PMOS 트랜지스터 형성 영역과 NMOS 트랜지스터 형성 영역을 갖는 액티브 영역을 정의한다.
그리고 전면에 게이트 산화막(3), 게이트 형성용 물질층을 증착하고 선택적으로 패터닝하여 상기 PMOS 트랜지스터 형성 영역과 NMOS 트랜지스터 형성 영역상에 게이트 전극(4)을 형성한다.
그리고 상기 게이트 전극(4)을 마스크로 하여 저농도의 불순물 이온을 주입하여 LDD 영역(7)을 형성한다.
이어, 전면에 제 1,2 게이트 측벽 형성용 물질층을 증착하고 이방성 식각하여 제 1,2 게이트 측벽(5)(6)을 형성한다.
그리고 도 1b에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 PMOS 트랜지스터 형성 영역이 오픈되는 제 1 포토레지스트 패턴층(8)을 형성한다.
이어, 상기 제 1 포토레지스트 패턴층(8)을 마스크로 하여 p+ 불순물 이온을주입하여 PMOS 트랜지스터의 소오스/드레인 영역(9)을 형성한다.
그리고 도 1c에서와 같이, 상기 제 1 포토레지스트 패턴층(8)을 제거한 후에 전면에 다시 포토레지스트를 도포하고 선택적으로 패터닝하여 NMOS 트랜지스터 형성 영역이 오픈되는 제 2 포토레지스트 패턴층(10)을 형성한다.
이어, 상기 제 2 포토레지스트 패턴층(10)을 마스크로 하여 n+ 불순물 이온을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역(11)을 형성한다.
그리고 도 1d에서와 같이, 전면에 살리사이드 형성용 금속층(12)으로 Co 또는 TiN를 증착한다.
이어, 도 1e에서와 같이, RTP(Rapid Thermal Process) 공정을 진행하여 살리사이드층(13)을 형성한 후 미반응의 살리사이드 형성용 금속층(12)을 제거한다.
이어, 도 1f에서와 같이, BLC(Bit Line Contact) 공정을 위한 제 1 절연막(도시하지 않음)을 형성한다.
여기서, 제 1 절연막은 LP HLD 증착 또는 LP 나이트라이드 증착 또는 열산화 공정으로 형성한다.
그리고, 전면에 ILD(Inter Layer Dielectric)층으로 제 2 절연막(14)을 형성한다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
상보형 트랜지스터에서 PMOS 및 NMOS 트랜지스터를 형성하기 위해 서로 다른불순물을 도핑하기 때문에 식각속도가 서로 다르며, 게이트 산화막의 두께가 너무 얇기 때문에 플라즈마 건식각 시 과도한 식각으로 게이트 산화막이 손상된다.
또한, 게이트 전극 상부에 산화막과 질화막을 증착하고 마스크 없이 전면(blanket) 식각하여 게이트 측벽을 형성하므로 그 폭을 조절하기 어렵고 과도한 식각으로 하부층을 손상시키다.
그리고, 실리사이드층은 게이트 전극과 소오스/드레인 상에 동일한 물질을 이용하여 동일한 두께로 형성하므로 게이트 전극의 저저항성 및 소오스/드레인의 누설전류 방지의 두가지 효과를 만족시킬 수 없다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조공정의 문제를 해결하기 위한 것으로, 본 발명은 게이트 전극 형성을 위한 식각공정에서 발생하는 하부층의 손상을 방지하고, 열적 안정성을 갖는 살리사이드를 형성하는 데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 질화막 24. 산화막
25. 감광막 패턴 26. 게이트 산화막
27. 폴리실리콘막 28. 살리사이드 형성용 물질층
29. LDD 영역 30. 소오스/드레인 영역
31. 살리사이드층 32. LDD 스페이서
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판에 에칭 스톱용 질화막, 산화막을 차례로 형성하는 단계; 상기 질화막 및 산화막을 선택적으로 제거하여 게이트 전극 패턴의 트렌치를 형성하는 단계; 상기 전면에 게이트 전극 형성용 폴리실리콘막을 형성한 후 평탄화하여 게이트 전극을 형성하는 단계; 상기 전면에 제 1 살리사이드 형성용 물질층을 형성하고, 열처리 공정으로 상기 게이트 전극의 표면에 제 1 살리사이드층을 형성하는 단계; 상기 질화막 및 산화막을 습식각하여 게이트 전극의 양측에 LDD 스페이서를 형성하는 단계; 상기 반도체 기판의 액티브 영역에 이온주입하여 LDD 영역 및 소오스/드레인 영역을 형성하는 단계; 상기 전면에 제 2 살리사이드 형성용 물질층을 형성하고, 열처리 공정으로 상기 게이트 전극 및 소오스/드레인 영역의 표면에 제 2 살리사이드층을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(21)에 트렌치를 형성하고 절연 물질을 매립하는 STI(Shallow Trench Isolation) 공정으로 소자 격리층(22)을 형성하여 액티브 영역을 정의한다.
그리고, 전면에 에칭 스톱용 질화막(23), 게이트 전극 형성용 산화막(24)을 차례로 형성한다.
여기서, 상기 질화막(23)은 200Å의 두께로 형성하고, 상기 산화막(24)은 음각의 게이트 전극 패턴 형성을 위해 2000Å의 두께로 형성한다.
이어, 도 2b에 도시한 바와 같이, 상기 산화막(24) 상에 네거티브 감광물질을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역이 정의된 감광막 패턴(25)을 형성한다.
이때, 상기 감광막 패턴(25)은 5000Å이하의 두께로 형성한다.
여기서, 상기 감광막 패턴(25)에 대한 상기 산화막(24)의 식각 선택비가 2:1이상이 되도록 하여 상기 감광막 패턴(25)이 5000Å이하의 두께임에도 불구하고 산화막(24)을 패터닝하여 0.15 mu m이하의 폭을 갖는 게이트 전극 패턴을 형성할 수 있다.
그리고, 도 2c에 도시한 바와 같이, 상기 감광막 패턴(25)을 마스크로 하고 상기 질화막(23)을 에칭 스톱층으로 플라즈마 건식각하여 상기 산화막(24)을 선택적으로 제거한다.
즉, 상기 산화막(24)을 선택적으로 제거하여 게이트 전극 패턴의 트렌치를 형성한다.
이후, 도 2d에 도시한 바와 같이, 확산법을 이용하여 20Å의 두께를 갖는 게이트 산화막(24)을 형성하고, 전면에 게이트 전극용 폴리실리콘막(27)을 7000Å의 두께로 형성한다.
그리고, 도 2e에 도시한 바와 같이, 화학적 기계 연마법(Chemical Mechanical Polishing : CMP)을 이용하여 상기 산화막(24)의 표면이 노출되도록 상기 게이트 전극용 폴리실리콘막(27)을 평탄화한다.
따라서, 게이트 전극 패턴을 갖는 트렌치 내에만 게이트 전극용 폴리실리콘막(27)이 형성된다.
이어, 도 2f에 도시한 바와 같이, 전면에 제 1 살리사이드 형성용 물질층(28)으로 티타늄을 150Å의 두께로 증착한다.
그리고, RTP(Rapid Thermal Process) 공정을 통해 티타늄과 실리콘과의 반응을 유도하여 상기 폴리실리콘막(27)의 표면에 제 1 살리사이드층(31)을 형성한 후,미반응의 제 1 살리사이드 형성용 물질층(28)을 습식 식각 공정으로 제거한다.
이어, 도 2g에 도시한 바와 같이, 상기 산화막(24) 및 질화막(23)을 습식 식각 공정으로 제거하여 LDD 스페이서(32)를 형성한다.
이때, 상기 산화막(24)은 BOE(Buffered Oxide Etchant)를 이용하고, 상기 질화막(23)은 인산용액을 이용하여 습식각하며, 식각시간을 조절하여 LDD 스페이서(32)의 폭을 조절한다.
그리고, 상기 반도체 기판(21)의 액티브 영역에 이온주입하여 LDD 영역(29) 및 소오스/드레인 영역(30)을 형성한다.
이어, 전면에 제 2 살리사이드 형성용 물질층(도시하지 않음)을 형성하고, RTP 공정을 통해 티타늄과 실리콘과의 반응을 유도하여 제 2 살리사이드층(31)을 형성한 후, 미반응의 제 2 살리사이드 형성용 물질층을 습식 식각 공정으로 제거한다.
여기서, 상기 제 2 살리사이드층(31)은 상기 폴리실리콘막(27) 상에 300Å의 두께로 형성되며 소오스/드레인 영역(30)의 표면에는 150Å의 두께로 형성된다.
이와 같은 본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
본 발명은 절연막을 패터닝하여 게이트 전극 형성용 물질을 매립하고 습식각을 통해 LDD 스페이서를 형성함으로써, 과도한 식각 공정에서 발생하는 하부층의 손상을 방지할 수 있으며 LDD 스페이서의 폭을 조절할 수 있다.
또한, 게이트 전극용 폴리실리콘막과 소오스/드레인 영역에 형성하는 살리사이드층의 두께를 각각 다르게 형성하여 소자의 고속동작 및 살리사이드의 열적 안정성을 향상시킬 수 있다.
Claims (4)
- 반도체 기판에 에칭 스톱용 질화막, 산화막을 차례로 형성하는 단계;상기 질화막 및 산화막을 선택적으로 제거하여 게이트 전극 패턴의 트렌치를 형성하는 단계;상기 전면에 게이트 전극 형성용 폴리실리콘막을 형성한 후 평탄화하여 게이트 전극을 형성하는 단계;상기 전면에 제 1 살리사이드 형성용 물질층을 형성하고, 열처리 공정으로 상기 게이트 전극의 표면에 제 1 살리사이드층을 형성하는 단계;상기 질화막 및 산화막을 습식각하여 게이트 전극의 양측에 LDD 스페이서를 형성하는 단계;상기 반도체 기판의 액티브 영역에 이온주입하여 LDD 영역 및 소오스/드레인 영역을 형성하는 단계;상기 전면에 제 2 살리사이드 형성용 물질층을 형성하고, 열처리 공정으로 상기 게이트 전극 및 소오스/드레인 영역의 표면에 제 2 살리사이드층을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1, 2 살리사이드 형성용 물질층은 티타늄인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 질화막은 인산용액을 이용하고 상기 산화막은 BOE(Buffered Oxide Etchant)를 이용하여 습식 식각함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극 패턴의 트렌치를 형성한 후 전면에 게이트 산화막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |