KR20050063039A - 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의제조 방법 - Google Patents

엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의제조 방법 Download PDF

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Abstract

엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법이 개시된다. 실리콘 기판에 트렌치 소자 분리막을 형성하고, 상기 기판의 제1영역 상에는 제1게이트 전극을 상기 기판의 제2영역 상에는 제2게이트 전극을 형성한다. 그리고, 상기 제1게이트 전극을 제외한 기판의 제1영역과 상기 제2게이트 전극을 제외한 기판의 제2영역 상에 인-시튜로 제1불순물이 도핑되는 제1실리콘 에피층을 형성한 후, 상기 제2영역의 제1실리콘 에피층에 제2불순물을 주입시켜 상기 제2영역의 제1실리콘 에피층을 제2실리콘 에피층으로 형성한다. 이어서, 상기 결과물을 갖는 기판을 열처리시킴으로서 상기 제1불순물의 활성화에 의해 상기 제1영역의 기판 내에 제1불순물을 확산시키고, 상기 제2불순물의 활성화에 의해 상기 제2영역의 기판 내에 제2불순물을 확산시킨다. 이와 같이, 실리콘 에피층을 형성할 때 불순물의 도핑을 인시튜로 실시하기 때문에 엘리베이티드 소스/드레인 전극을 형성할 때 적어도 한번의 이온 주입 공정을 생략할 수 있다.

Description

엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법{method for forming a semiconductor device having an elevated source/drain electrode}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가됨에 따라 게이트 전극의 길이가 매우 짧아지고 있다. 때문에, 쇼트 채널 효과 등과 같은 단점이 빈번하게 발생하고, 특히 펀치쓰로우와 같은 심각한 불량이 발생하기도 한다. 따라서, 반도체 장치의 집적도를 높임과 동시에 펀치쓰로우와 같은 심각한 불량을 줄이기 위하여 최근에 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치가 개발 중에 있다.
도 1a 내지 도 1e는 종래의 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10)에 트렌치 소자 분리막(12)을 형성한 후, 게이트 전극을 형성한다. 상기 게이트 전극은 게이트 산화막 패턴(13), 게이트 폴리 실리콘막 패턴(14) 및 하드 마스크(15)로 이루어진 게이트 구조물과, 게이트 구조물의 양측벽에 산화막과 질화막으로 형성된 스페이서(16)를 포함한다.
도 1b를 참조하면, 선택적 실리콘 에피층 형성을 공정을 실시하여 게이트 전극의 스페이서(16)와 접하는 부분의 기판(10) 상에 실리콘 에피층(17)을 형성한다.
도 1c 내지 도 1e를 참조하면, n-모오스 트랜지스터를 형성하기 위한 영역의 실리콘 에피층(17)에 n-타입의 불순물을 주입시켜 n-타입 불순물이 주입된 실리콘 에피층(19)을 형성한다. 상기 n-타입 불순물의 주입에서는 포토레지스트 패턴(18)을 이온 마스크로 사용한다. 계속해서, p-모오스 트랜지스터를 형성하기 위한 영역의 실리콘 에피층(17)에 p-타입의 불순물을 주입시켜 p-타입 불순물이 주입된 실리콘 에피층(21)을 형성한다. 상기 p-타입 불순물의 주입에서도 포토레지스트 패턴(20)을 이온 마스크로 사용한다. 그리고, 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이에 따라, 상기 불순물이 기판(10)의 내부로 다소 확산되어 확산 영역(22)을 확보함으로서 엘리베이티드 소스/드레인 전극이 형성된다.
종래의 방법을 통하여 엘리베이티드 소스/드레인 전극을 형성함에 있어서, 실리콘 에피층을 형성할 때 상기 실리콘 에피층의 에지 부위에 깍인면(A)(facet)의 형성이 빈번하게 발생한다. 때문에, 불순물을 주입할 때 상기 깍인면으로 주입되는 불순물은 상대적으로 더 깊이 주입된다. 때문에, 채널 영역의 양단에 더 깊은 접합이 형성됨으로서 쇼트 채널 효과를 유발시키고, 심각한 경우 펀치쓰로우가 발생되어 반도체 장치의 전기적 특성을 열화시킨다.
이와 같이, 종래의 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조에서는 전기적 특성을 열화시키는 상황이 빈번하게 발생함에 따라 반도체 장치의 신뢰도를 저하시키는 문제점을 갖는다.
이에 따라, 상기 깍인면의 형성을 줄이기 위하여 종래에는 n-타입 불순물이 도핑된 실리콘 에피층과 p-타입 불순물이 도핑된 실리콘 에피층을 각각 형성하는 방법을 진행하고 있다. 그러나, 상기 방법은 복잡한 공정의 진행을 요구하는 문제점을 갖는다.
본 발명의 목적은, 단순한 공정의 실시에 의해 엘리베이티드 소스/드레인 전극을 형성할 때 쇼트 채널 효과의 발생을 줄일 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법은,
실리콘 기판에 트렌치 소자 분리막을 형성하여 제1영역과 제2영역으로 구분하는 단계;
상기 기판의 제1영역 상에는 제1게이트 전극을 형성하고, 상기 기판의 제2영역 상에는 제2게이트 전극을 형성하는 단계;
상기 제1게이트 전극을 제외한 기판의 제1영역과 상기 제2게이트 전극을 제외한 기판의 제2영역 상에 인-시튜로 제1불순물이 도핑되는 제1실리콘 에피층을 형성하는 단계;
상기 제2영역의 제1실리콘 에피층에 제2불순물을 주입시켜 상기 제2영역의 제1실리콘 에피층을 제2실리콘 에피층으로 형성하는 단계; 및
상기 결과물을 갖는 기판을 열처리시킴으로서 상기 제1불순물의 활성화에 의해 상기 제1영역의 기판 내에 제1불순물을 확산시키고, 상기 제2불순물의 활성화에 의해 상기 제2영역의 기판 내에 제2불순물을 확산시키는 단계를 포함한다.
여기서, 상기 제1불순물은 p-타입의 불순물이고, 상기 제2불순물은 P+ 또는 As+이거나, 상기 제1불순물은 n-타입의 불순물이고, 상기 제2불순물은 BF2+ 또는 B+인 것이 바람직하다. 또한, 하이드로겐 베이킹을 실시하여 상기 기판 상에 자연 산화막이 형성되는 것을 저지하는 단계를 더 포함하는 것이 바람직하다.
이와 같이, 본 발명에 의하면, n-모오스 트랜지스터 또는 p-모오스 트랜지스터로 형성하기 위한 실리콘 에피층을 형성할 때 불순물의 도핑을 인시튜로 형성한다. 때문에, 엘리베이티드 소스/드레인 전극을 형성할 때 적어도 한번의 이온 주입 공정을 생략할 수 있다. 따라서, 실리콘 에피층의 에지 부위에 깍인면이 형성되더라도 이온 주입을 생략하기 때문에 쇼트 체널 효과와 같은 불량을 줄일 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해서 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 트렌치 소자 분리막(32)을 갖는 실리콘 기판(30)을 마련한다. 상기 트렌치 소자 분리막(32)은 사진 식각 공정을 수행하여 상기 기판(30)에 트렌치를 형성하고, 상기 트렌치에 절연 물질이 충분하게 매립되도록 적층 공정을 수행한 후, 화학기계적 연마와 같은 연마 공정을 실시함으로서 형성된다. 이에 따라, 상기 기판(30)은 트렌치 소자 분리막(32)을 기준으로 제1영역(30a)과 제2영역(30b)을 구분되는데, 본 실시예에서는 제1영역(30a)은 p-모오스 트랜지스터가 형성되는 영역이고, 제2영역(30b)은 n-모오스 트랜지스터가 형성되는 영역이다.
이어서, 상기 기판(30) 상에 게이트 전극(34a, 34b)을 형성한다. 먼저, 기판 상에 게이트 산화막, 게이트 폴리 실리콘막 및 하드 마스크막을 형성한다. 그리고, 사진 식각 공정을 형성하여 게이트 산화막 패턴(341a, 342b), 게이트 폴리 실리콘막 패턴(341b, 342b) 및 하드 마스크막 패턴(341c, 342c)으로 이루어지는 희생 게이트 전극을 형성한다. 이어서, 상기 희생 게이트 전극 측벽에 산화막 및 질화막으로 이루어지는 스페이서(341d, 342d)를 형성한다. 상기 스페이서의 형성은 산화막 및 질화막의 적층 공정 및 전면 식각 공정의 수행에 의해 달성된다. 이에 따라, 상기 기판(30)의 제1영역(30a)에는 제1게이트 전극(34a)이 형성되고, 상기 기판(30)의 제2영역(30b)에는 제2게이트 전극(34b)이 형성된다.
도 2b를 참조하면, 상기 제1게이트 전극(34a)을 제외한 기판(30)의 제1영역(30a)과 상기 제2게이트 전극(34b)을 제외한 기판(30)의 제2영역(30b) 상에 제1불순물이 도핑된 제1실리콘 에피층(36a)을 형성한다.
먼저, 하이드로겐 베이킹을 실시하다. 이는, 상기 제1실리콘 에피층(36a)을 형성하기 이전에 기판(30) 상에 자연 산화막이 형성되는 것을 저지하기 위함이다. 상기 하이드로겐 베이킹은 약 1 내지 5분 동안 800 내지 900℃의 온도 분위기로 실시한다. 특히, 상기 자연 산화막의 제거를 위한 세정을 더 실시하기도 한다. 상기 세정은 주로 약 50 : 1로 희석시킨 HF 용액을 사용하여 실시한다.
이어서, 상기 제1실리콘 에피층(36a)을 형성한다. 상기 제1실리콘 에피층(36a)의 형성에서는 증착 가스로서 디크로실란(dichlorosilane : DCS)과 HCL을 사용하고, 제1불순물의 도핑을 위하여 B2H6를 주로 사용한다. 이때, 상기 DCS는 약 30 내지 300sccm의 유량으로 제공하고, 상기 HCL은 약 30 내지 200sccm의 유량으로 제공하고, 상기 B2H6는 약 100 내지 400sccm의 유량으로 제공한다. 그리고, 상기 제1실리콘 에피층(36a)의 형성을 위한 공정에서는 약 10 내지 50Torr의 압력 분위기 및 약 750 내지 950℃의 온도 분위기를 갖도록 조정한다. 이에 따라, 상기 제1불순물로서 p-타입의 불순물이 도핑된 제1실리콘 에피층(36a)이 형성된다. 이때, 상기 제1실리콘 에피층(36a)은 상기 게이트 전극(34a, 34b) 보다 낮은 두께를 갖도록 형성하는데, 약 500 내지 2,000Å의 두께를 갖도록 형성한다. 이와 같이, 본 실시예에서는 제1실리콘 에피층(36a)을 형성할 때, 인시튜로 제1불순물을 도핑시킨다.
도 2c를 참조하면, 상기 제2영역(30b)에 형성한 제1실리콘 에피층(36a)에 제2불순물을 주입시킨다. 이에 따라, 상기 제2영역(30b) 상에 형성한 제1실리콘 에피층(36a)은 제2실리콘 에피층(36b)으로 형성된다. 여기서, 상기 제2불순물은 n-타입 불순물로서, As+ 또는 P+를 선택한다. 특히, 상기 As+는 2 내지 100KeV 정도의 에너지로 주입시키고, 상기 P+는 2 내지 70KeV 정도의 에너지로 주입시킨다. 이때, 상기 주입되는 불순물의 도즈량은 1.0E15 내지 1.0E16 ions/cm2 정도를 갖도록 조정한다. 그리고, 상기 제2불순물의 주입에서는 이온 마스크로서 포토레지스트 패턴(38)을 사용하는데, 상기 기판(30)의 제1영역(30a)과, 트렌치 소자 분리막(32) 및 제2게이트 전극(38) 상에 포토레지스트 패턴(38)을 형성한다.
도 2d를 참조하면, 상기 결과물들 갖는 기판(30)을 열처리시킨다. 여기서, 상기 열처리는 노(furnace)를 이용한 열처리인 경우 약 800 내지 950℃의 온도 분위기 및 질소 가스 분위기에서 약 10 내지 30분 동안 실시하고, 급속 열처리(RTA)인 경우 약 900 내지 1,050℃의 온도 분위기 및 질소 가스 분위기에서 약 5 내지 30초 동안 실시한다. 이에 따라, 제1실리콘 에피층(36a)의 제1불순물과 제2실리콘 에피층(36b)의 제2불순물의 활성화가 진행된다. 이에 따라, 상기 제1영역(30a)의 기판(30) 내에 제1불순물이 확산됨으로서 제1확산 영역(40a)을 확보하고, 상기 제2영역(30b)의 기판(30) 내에 제2불순물이 확산됨으로서 제2확산 영역(40b)을 확보한다. 따라서, 상기 기판(30)에 엘리베이티드 소스/드레인 전극이 형성된다. 특히, 상기 기판(30)의 제1영역(30a)에는 p-모오스 트랜지스터가 형성되고, 상기 기판(30)의 제2영역(30b)에는 n-모오스 트랜지스터가 형성된다.
아울러, 다른 실시예로서, 상기 제1영역에 n-모오스 트랜지스터를 형성하고, 상기 제2영역에 p-모오스 트랜지스터를 형성할 수 있다. 이 경우, 상기 제1실리콘 에피층을 형성할 때 제1불순물의 도핑을 위한 도핑 가스로서 PH3를 사용하고, 제2불순물을 주입에서는 BF2+ 또는 B+를 사용한다. 이때, 상기 BF2+는 약 10 내지 40KeV의 에너지로 주입시키고, 상기 B+는 약 0.5 내지 15KeV의 에너지로 주입시킨다. 구리고, 주입되는 이온의 도즈량은 1.0E15 내지 1.0E16 ions/cm2 정도를 갖도록 조정한다.
이와 같이, 본 발명에 의하면, 인시튜로 이루어지는 불순물의 도핑과 이온 주입 공정의 가능한 생략을 통하여 우수한 모폴로지 특성을 갖고, 꺽임면의 형성이 억제되는 실리콘 에피층의 형성이 가능하다. 따라서, 쇼트 체널 효과을 발생을 억제하고, 펀치쓰로우와 같은 심각한 불량을 줄일 수 있기 때문에 반도체 장치의 전기적 특성의 향상을 기대할 수 있다. 따라서, 본 발명은 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래의 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

Claims (4)

  1. 실리콘 기판에 트렌치 소자 분리막을 형성하여 제1영역과 제2영역으로 구분하는 단계;
    상기 기판의 제1영역 상에는 제1게이트 전극을 형성하고, 상기 기판의 제2영역 상에는 제2게이트 전극을 형성하는 단계;
    상기 제1게이트 전극을 제외한 기판의 제1영역과 상기 제2게이트 전극을 제외한 기판의 제2영역 상에 인-시튜로 제1불순물이 도핑되는 제1실리콘 에피층을 형성하는 단계;
    상기 제2영역의 제1실리콘 에피층에 제2불순물을 주입시켜 상기 제2영역의 제1실리콘 에피층을 제2실리콘 에피층으로 형성하는 단계; 및
    상기 결과물을 갖는 기판을 열처리시킴으로서 상기 제1불순물의 활성화에 의해 상기 제1영역의 기판 내에 제1불순물을 확산시키고, 상기 제2불순물의 활성화에 의해 상기 제2영역의 기판 내에 제2불순물을 확산시키는 단계를 포함하는 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1불순물은 p-타입의 불순물이고, 상기 제2불순물은 P+ 또는 As+인 것을 특징으로 하는 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1불순물은 n-타입의 불순물이고, 상기 제2불순물은 BF2+ 또는 B+인 것을 특징으로 하는 엘리베이티드 소스/드레인 전극을 갖는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 하이드로겐 베이킹을 실시하여 상기 기판 상에 자연 산화막이 형성되는 것을 저지하는 단계를 더 포함하는 것을 특징으로 하는 소스/드레인 전극을 갖는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100898225B1 (ko) * 2007-09-07 2009-05-18 주식회사 동부하이텍 반도체 소자 및 이의 제조방법

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