KR100421911B1 - 반도체 소자의 격리 영역 형성 방법 - Google Patents

반도체 소자의 격리 영역 형성 방법 Download PDF

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Abstract

본 발명은 질소 이온 주입을 하여 격리 산화막 내 소정 영역에 옥시나이트라이드(oxynitride)막을 형성함으로써, 격리 산화막 상부 에지(edge)에 발생하는 리세스(recess)를 방지하여 소자 격리 특성을 개선시킨 반도체 소자의 격리 영역 형성 방법에 관한 것으로, 기판 상에 패드 산화막, 패드 질화막을 차례로 증착하는 단계와, 격리 영역의 패드 질화막, 패드 산화막, 기판을 제거하여 트렌치를 형성하고 상기 트렌치 내부에 격리 산화막을 채우는 단계와, 상기 격리 산화막을 포함한 패드 질화막에 틸트를 갖고 질소 이온을 주입하여 상기 격리 영역과 활성 영역의 경계면에서 보다 깊게 위치되도록 상기 격리 산화막 내에 옥시나이트라이드막을 형성하는 단계와, 상기 패드 질화막, 패드 산화막을 제거하는 단계와, 상기 기판 상에 게이트 산화막, 폴리 실리콘층을 차례로 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 격리 영역 형성 방법{ Method for Forming Isolation Area in Semiconductor Device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로 특히, 틸트를 갖고 질소 이온 주입을 하여 격리 영역의 가장자리 부분에서 보다 깊은 깊이를 갖도록 격리 산화막내에 옥시나이트라이드막을 형성함으로써, 격리 산화막 상부 에지에 발생하는 리세스를 방지하여 소자 격리 특성을 개선시킨 반도체 소자의 격리 영역 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 격리 영역 형성 방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 반도체 소자의 격리 영역 형성 방법을 나타낸 공정 단면도이다.
도 1a와 같은 실리콘 기판(11) 상에 도 1b, 도 1c와 같이, 패드 산화막(12), 패드 질화막(13)을 차례로 증착한다.
도 1d와 같이, 상기 패드 질화막(13), 패드 산화막(12), 실리콘 기판(11)을 선택적으로 제거하여 트렌치를 형성한다.
이와 같이, 트렌치 형으로 기판 및 기판 상에 증착된 절연막 층을 선택적으로 제거하여 상기 트렌치 내부를 산화막으로 채워 기판 상의 타 영역(활성 영역)과 격리 시키는 공정을 STI(Shallow Trench Isolation)이라 한다.
도 1e와 같이, 상기 트렌치 내부를 채우도록 격리 산화막(14)을 충분히 증착한 후 CMP(Chemical Mechanical Polishing)로 상기 패드 질화막(13a) 표면 높이로 평탄화 작업을 진행한다.
도 1f와 같이, 상기 기판(11a) 상에 남아있는 패드 질화막(13a), 패드 산화막(12a)을 제거한다.
도 1g와 같이, 상기 기판(11a) 위에 형성된 패드 산화막이나 후속 공정에서 성장된 희생 산화막(sacrificial oxide)(도면에는 도시하지 않음) 및 불순물을 제거하기 위해 HF 용액을 이용한 세정 공정을 기판 전면에 실시한다.
일반적으로 상기 희생 산화막은 STI(Shallow Trench Isolation)형의 격리 영역을 형성할 때보다 로코스 공정으로 형성할 때 주로 사용된다.
이러한 희생 산화막 등을 제거하는 세정 공정에서, 상기 트렌치 내부에 채워진 격리 산화막(14a)에도 식각이 이루어지게 되고, 특히, 활성 영역과의 경계가 되는 격리 산화막(14a)의 상부 에지(edge)에는 리세스(field recess)가 발생하는 데, 이러한 리세스는 격리 영역의 특성을 열화시키는 주요 요인이 된다.
도 1h와 같이, 상기 트렌치를 포함한 기판(11a) 전면에 게이트 산화막(15), 폴리 실리콘 층(16)을 차례로 증착한다.
상기 폴리 실리콘층(16)은 후속 공정에서 패터닝하여 게이트 전극으로 이용한다.
그러나, 상기와 같은 종래의 반도체 소자의 격리 영역 형성방법은 다음과 같은 문제점이 있다.
첫째, 격리 산화막 상부 에지에 리세스가 형성된 채로, 후속의 공정(게이트 산화막 증착, 게이트 전극 형성 등)을 진행하게 되면, 소자 형성 후 동작 시 전계(electrical field)가 집중되어 이상 동작이 쉽게 발생하게 한다.
둘째, 정크션(junction)의 관점에서는 이 지역을 통하여 주입되는 이온(implant dose)들이 더 깊이 침투하게 되어 누설전류가 과도하게 흐르는 경향이 발생한다.
셋째, 리세스 영역에 살리사이드(SALicide : Self ALigned silicide)가 과도하게 측면 성장을 일으키게 되므로 소자 특성에 크게 악영향을 준다.
넷째, 상기와 같은 문제점을 제거하기 위해 폴리나 질화막 스페이서를 형성하여 방지하는 방법이 있으나 이는 증착 공정 추가로 후속 공정에서 많은 문제점을 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 질소 이온 주입을 하여 격리 산화막 내 소정 영역에 옥시나이트라이드막을 형성함으로써, 격리 산화막 상부 에지에 발생하는 리세스를 방지하여 소자 격리 특성을 개선시킨 반도체 소자의 격리 영역 형성 방법을 제공하는 데, 그 목적이 있다.
도 1a 내지 도 1h는 종래의 반도체 소자의 격리 영역 형성 방법을 나타낸 공정 단면도
도 2a 내지 도 2i는 본 발명의 반도체 소자의 격리 영역 형성 방법을 나타낸 공정 단면도
도 3은 질소 이온 주입시 격리 산화막 표면으로부터의 깊이에 따른 질소 이온 집중도를 나타낸 그래프
도면의 주요 부분에 대한 부호 설명
21 : 기판 22 : 패드 산화막
23 : 패드 질화막 24 : 격리 산화막
25 : 게이트 산화막 26 : 폴리 실리콘층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 격리 영역 형성 방법은 기판 상에 패드 산화막, 패드 질화막을 차례로 증착하는 단계와, 격리 영역의 패드 질화막, 패드 산화막, 기판을 제거하여 트렌치를 형성하고 상기 트렌치 내부에 격리 산화막을 채우는 단계와, 상기 격리 산화막을 포함한 패드 질화막에 틸트를 갖고 질소 이온을 주입하여 상기 격리 영역과 활성 영역의 경계면에서 보다 깊게 위치되도록 상기 격리 산화막 내에 옥시나이트라이드막을 형성하는 단계와, 상기 패드 질화막, 패드 산화막을 제거하는 단계와, 상기 기판 상에 게이트 산화막, 폴리 실리콘층을 차례로 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 격리 영역 형성 방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 반도체 소자의 격리 영역 형성 방법을 나타낸 공정 단면도이다.
도 2a와 같은 실리콘 기판(21) 상에, 도 2b, 도 2c와 같이, 패드 산화막(22), 패드 질화막(23)을 차례로 증착한다.
도 2d와 같이, 패드 질화막(23), 패드 산화막(22), 기판(21)을 선택적으로 제거하여 트렌치를 형성한다.
도 2e와 같이, 상기 트렌치 내부를 채우도록 기판(21a) 전면에 충분히 산화막을 증착한 후 CMP 공정을 통해 상기 패드 질화막(23a) 표면을 엔드 포인트(end point)로 하여 평탄화한다.
상기와 같이, 산화막이 채워지는 트렌치 내부 영역을 기판 상의 타 영역(active region)과 비교하여 격리 영역(field area)라 하고, 상기 격리 영역에 채워진 산화막을 격리 산화막(field oxide)(24)이라 한다.
도 2g와 같이, 상기 기판(21a) 전면에 질소 이온(N2)을 전면에 주입시킨다. 이 때, 상기 패드 질화막(23a)은 상기 질소 이온 주입에 영향을 받지 않고, 마스크 역할을 하여 실제 옥시나이트라이드(oxynitride)막이 생성되는 영역은 상기 격리 산화막(24) 내의 소정 영역이다. 특히, 상기 옥시나이트라이드막은 상기 격리 산화막(24) 표면으로부터 300Å 내지 500Å깊이에 집중 형성하도록 한다.
상기 질소 이온 주입은 약 500Å 내지 1000Å인 스텝 높이(step height)에서 에너지 20 KeV 내지 50KeV로, 주입량을 5E13/㎠ 내지 8E15/㎠ 도우즈(dose)량으로하여 진행한다.
상기 질소 이온(N2)을 주입할 때, 틸트(tilt)를 주어 격리 영역(filed area)(24)의 가장자리 부분(edge)에 질소 이온이 더욱 깊숙히 들어가도록 하여 활성 영역(active region)과의 경계 부분이 취약해지는 것을 방지한다. 이 때, 틸트 각도는 0。에서 45。이다.
이후, 어닐(anneal) 공정을 통해 빠른 열처리로 형성된 옥시나이트라이드막을 안정화시키면 격리 산화막(SiO2)만으로 이루어진 격리 영역보다 식각률(etch rate)이 현저히 감소하게 되어 리세스(recess)가 거의 없게 된다.
이 때, 상기 어닐 공정은 온도를 800℃ 내지 1370℃로 하고, 가스 분위기를 N2, Ar 또는 O2로 하여 빠른 열공정(RTA : Rapid Thermal Anneal)으로 진행한다. 시간은 5초 내지 10분내로 하며, 빠르게 진행하기 위해 빠른 온도 증가를 일으키는 로(Fast Ramp Type Furnace)에서 수행한다.
도 3은 질소 이온 주입시 격리 산화막 표면으로부터의 깊이에 따른 질소 이온 집중도를 나타낸 그래프이다.
도 3과 같이, 이러한 질소 주입 공정과 이를 어닐하는 공정을 통해서, 이온 주입된 질소(N2: nitrogen)가 필드 산화막의 성분인 SiO2과 반응하여 옥시나이트라이드(oxynitride : SiOxNy)막이 활성 영역과 격리 영역간의 계면에서는 좀 더 깊이 형성(질소 이온의 집중도가 높음)되게 된다.
상기 어닐(anneal) 공정을 통해 질소 이온이 활성 영역과 격리 영역간의 계면으로 이동하게 되어, 후속 공정인 게이트 전극용 폴리 실리콘층 증착 후에 발생하는 보론 이탈(Boron segregation)을 억제하여 문턱 전압(Vt)의 불안정화 되는 현상을 방지할 수 있다.
도 2h와 같이, 상기 패드 질화막(23a), 패드 산화막(22a)을 게이트 전세정(pre clean) 공정에서 제거한다.
상기 옥시나이트라이드막은 단순한 산화막(SiO2)에 비해, 세정 용액인 HF에 대한 식각되는 속도가 매우 느리게 때문에 희생 산화막(도시하지 않음) 등의 불순물을 제거하는 후속되는 전세정(pre-clean : HF를 이용) 공정시 격리 산화막(24)의 리세스(recess)를 거의 없앨 수 있어 보다 트렌치의 프로파일(profile)이 우수한 격리 영역을 형성할 수 있다.
도 2i와 같이, 상기 트렌치를 포함한 기판(21a) 상에 게이트 산화막(25)을 상기 격리 산화막(24) 상부보다 낮게 증착한 후 폴리 실리콘 층(26)을 기판 전면에 증착한다.
이와 같이, 리세스 없는 격리 영역을 구현하게 되면 상기 폴리 실리콘 층을 게이트 패터닝하는 식각 후에도 폴리 잔류물(poly residue)의 문제도 없어질 것이고, 열처리하는 공정인 살리사이드(SALicide : 게이트 영역과, 소오스 영역 및 드레인 영역 등의 실리콘이 드러난 부위에만 열처리에 의해 형성시킨 실리사이드) 형성시에도 격리 영역과 활성 영역의 경계면을 따라 균일하게 살리사이드가 형성된다.
상기와 같은 본 발명의 반도체 소자의 격리 영역 형성 방법은 다음과 같은 효과가 있다.
첫째, 마스크 공정을 추가하지 않고, 질소 이온 주입 공정을 행할 수 있다. 왜냐하면 패드 질화막이 마스크 역할을 하여 기판 상으로 질소 이온이 주입되는 것을 방지하고, 트렌치 내부의 소정 영역에 옥시나이트라이드(oxynitride)가 생성되도록 하기 때문이다.
둘째, 격리 영역 상부 에지의 리세스가 방지되기 때문에, 희생 산화막 등 불순물을 제거하는 HF 전세정(pre-clean)시 마진을 확보할 수 있다.
셋째, 후속되는 CMP(Chemical Mechanical Polishing) 공정시 마진(margin)을 높일 수 있다.
넷째, 폴리 실리콘층을 게이트 전극으로 패터닝할 때 식각 마진을 확보할 수 있으며, 과도 식각 감소에 의해 활성 영역의 손실을 방지할 수 있다.
다섯째, 격리 산화막의 리세스(recess)를 감소시켜 폴리 잔류물(poly residue)이 적게 남아 폴리 식각 마진(poly etch margin)을 높일 수 있다.
여섯째, 격리 산화막의 리세스를 감소시켜 폴리 실리콘층의 어닐(anneal)시 균일한 살리사이드(SALicide) 형성이 가능하다.
일곱째, 앤모스(NMOS) 형성시, 피 웰(p-well) 영역에 보론(Boron) 이온을 도핑할 때의 보론이 이탈(segregation)되는 현상을 방지할 수 있다.
여덟째, 격리 산화막의 리세스를 감소시켜 전계(electric field)가 집중되는 현상을 방지할 수 있다. 따라서, 문턱 전압이 저하되는 현상이 방지되며, 이로써, 소자의 특성이 안정화할 수 있다.

Claims (10)

  1. 기판 상에 패드 산화막, 패드 질화막을 차례로 증착하는 단계;
    격리 영역의 패드 질화막, 패드 산화막, 기판을 제거하여 트렌치를 형성하고 상기 트렌치 내부에 격리 산화막을 채우는 단계;
    상기 격리 산화막을 포함한 패드 질화막에 틸트를 갖고 질소 이온을 주입하여 상기 격리 영역과 활성 영역의 경계면에서 보다 깊게 위치되도록 상기 격리 산화막 내에 옥시나이트라이드막을 형성하는 단계;
    상기 패드 질화막, 패드 산화막을 제거하는 단계;
    상기 기판 상에 게이트 산화막, 폴리 실리콘층을 차례로 증착하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  2. 제 1항에 있어서, 상기 격리 산화막은 충분히 증착한 후 평탄화 공정을 통해 상기 패드 질화막 표면 높이로 평탄화시킴을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  3. 제 1항에 있어서, 상기 옥시나이트라이드막은 격리 산화막 내에서 질소 이온 주입을 통해 격리 산화막 표면으로부터 300Å 내지 500Å깊이에 집중 형성함을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  4. 제 3항에 있어서, 상기 질소 이온 주입은 0。 내지 45。의 틸트를 주어, 에너지를 20KeV 내지 50KeV로 하고, 주입량을 5E13/㎠ 내지 8E15/㎠ 도우즈로 하여 진행함을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  5. 제 3항에 있어서, 상기 질소 이온 주입은 500Å 내지 1000Å의 스텝 높이에서 진행함을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  6. 제 1항에 있어서, 상기 질소 이온 주입 후, 어닐 공정을 하여 옥시나이트라이드막 형성을 안정화시킴을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  7. 제 6항에 있어서, 상기 어닐 공정은 온도를 800℃ 내지 1370℃로 하고, 가스 분위기를 N2, Ar 또는 O2로 하여 빠른 열공정으로 진행함을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  8. 제 7항에 있어서, 상기 어닐 공정은 5초 내지 10분간 진행함을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  9. 제 7항에 있어서, 상기 어닐 공정은 빠른 온도 증가를 일으키는 로에서 진행함을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
  10. 제 1항에 있어서, 상기 트렌치 영역 형성 후, 남은 패드 질화막은 질소 이온 주입시 상기 격리 산화막 내에 옥시나이트라이드막이 생성되도록 하는 마스크 역할을 함을 특징으로 하는 반도체 소자의 격리 영역 형성 방법.
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