JP2004048014A - 半導体素子の素子分離膜形成方法 - Google Patents
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Abstract
【課題】メモリセル領域と周辺回路領域にそれぞれ深さの異なるトランチを形成できるようにした半導体素子の素子分離膜形成方法を提供する。
【解決手段】メモリセル領域及び周辺回路領域のシリコン基板上にマスクパターンを形成した後、露出した部分のシリコン基板を所定の深さでエッチングしてシャロートレンチを形成する段階と、前記周辺回路領域のトレンチ表面部に不活性イオンを注入する段階と、前記メモリセル領域及び周辺回路領域のトレンチ表面部に酸化膜を成長させる酸化工程を行うが、前記イオン注入された部分での過酸化によって前記周辺回路領域のトレンチ深さを増加させる段階と、前記トレンチの埋め込みのため全体上部面に酸化膜を形成した後、表面を平坦化する段階とを含む。
【選択図】 図３
【解決手段】メモリセル領域及び周辺回路領域のシリコン基板上にマスクパターンを形成した後、露出した部分のシリコン基板を所定の深さでエッチングしてシャロートレンチを形成する段階と、前記周辺回路領域のトレンチ表面部に不活性イオンを注入する段階と、前記メモリセル領域及び周辺回路領域のトレンチ表面部に酸化膜を成長させる酸化工程を行うが、前記イオン注入された部分での過酸化によって前記周辺回路領域のトレンチ深さを増加させる段階と、前記トレンチの埋め込みのため全体上部面に酸化膜を形成した後、表面を平坦化する段階とを含む。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、シャロートレンチ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ）を用いた半導体素子の素子分離膜形成方法に係り、さらに詳しくは、メモリセル領域と周辺回路領域にそれぞれ深さの異なるトランチを形成できるようにした半導体素子の素子分離膜形成方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子の集積度が増加するにつれて、メモリセルの大きさも減少する。よって、近年、フラッシュメモリ素子を実現するに際して、ウェーハ当りメモリセルの割合を確保するために、シャロートレンチを用いた素子分離膜を形成している。
【０００３】
電気的なプログラム及び消去機能を持つフラッシュメモリ素子は、プログラム及び消去の際にメモリセルのコントロールゲートに高電圧が印加されるので、多くの場合に高電圧用トランジスタがよく使われる。
【０００４】
しかし、従来では、素子分離膜形成の際、メモリセル領域と周辺回路領域に同一深さのトレンチを形成するため、高電圧の印加による多くの電気的な問題点が発生した。
【０００５】
ＤＲＡＭの場合には最大５Ｖ程度のバイアス電圧が印加されるが、フラッシュメモリーの場合には１８Ｖ〜２４Ｖのバイアス電圧が印加される。よって、周辺回路領域のトレンチの深さを浅くすればＮＭＯＳトランジスタとＰＭＯＳトランジスタのウェルからパンチスルー（Ｐｕｎｃｈ ｔｈｒｏｕｇｈ）が発生し、一方、メモリセル領域のトレンチ深さを深くすれば共通ソースでの面抵抗が増加してブロック（Ｂｌｏｃｋ）単位のプログラム、消去及び読出動作時の動作速度が低下する。この動作速度の低下は、プログラム、消去及び読出のためのバイアス電圧間の差による問題を引き起こす。
【０００６】
このため、メモリセル領域と周辺回路領域にそれぞれ深さの異なるトレンチを形成する必要がある。従来では、互いに異なるマスクパターンを用いてメモリセル領域と周辺回路領域にそれぞれ深さの異なるトレンチを形成する方法、またはメモリセル領域と周辺回路領域にそれぞれ同一深さのトレンチを形成した後、所定のマスクを用いたエッチング工程により周辺回路領域のトレンチ深さを増加させる方法を利用した。
【０００７】
しかし、かかる従来の方法は、１）エッチング工程の特性上、ウェーハ全体に同一深さのトレンチを形成し難く、２）エッチング深さの差によるエッチング副産物（Ｒｅｓｉｄｕｅ）の生成が引き起こされ、３）物理的エッチングによる基板の被害、特にトレンチ底面部のエッチング被害による漏泄電流が発生し、これにおり高電圧用素子からパンチスルー問題が発生し、４）周辺回路領域のトレンチ深さを増加させるためのエッチング工程の追加で生産性が低下する。
【０００８】
【発明が解決しようとする課題】
したがって、本発明の目的は、メモリセル領域及び周辺回路領域のシリコン基板にトレンチを形成した後、周辺回路領域のトレンチ表面部に不活性イオンを注入して非晶質層を形成し、酸化工程を行って非晶質層における過酸化によって厚い酸化膜を成長させることにより、前述した短所を解消することが可能な半導体素子の素子分離膜形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明は、メモリセル領域及び周辺回路領域のシリコン基板上にマスクパターンを形成した後、露出した部分のシリコン基板を所定の深さでエッチングしてシャロートレンチを形成する段階と、前記周辺回路領域のトレンチ表面部に不活性イオンを注入する段階と、前記メモリセル領域及び周辺回路領域のトレンチ表面部に酸化膜を成長させる酸化工程を行うが、前記イオン注入された部分での過酸化によって前記周辺回路領域のトレンチ深さを増加させる段階と、前記トレンチの埋め込みのため全体上部面に酸化膜を形成した後、表面を平坦化する段階とを含むことを特徴とする。
【００１０】
前記不活性イオンはシリコン（Ｓｉ）又はアルゴン（Ａｒ）であり、前記酸化工程は８００〜１１００℃の温度で目標厚さを３０〜１５０Åにして行うことを特徴とする。
【００１１】
前記不活性イオンを注入した後、前記トレンチの下部に拡散防止層が形成されるように、スパイク熱処理を用いた急速熱酸化工程を行う段階をさらに含むことを特徴とし、前記スパイク熱処理は８５０〜１１００℃の温度で行い、ランプアップの割合は１００〜２５０℃／ｓｅｃになるように調整することを特徴とする。
【００１２】
【発明の実施の形態】
本発明は、イオン注入を行いシリコン（Ｓｉ）の酸化力を極大化することにより、メモリセル領域と周辺回路領域にそれぞれ深さの異なるトレンチを形成する。すなわち、メモリセル領域と周辺回路領域のシリコン基板にトレンチを形成した後、周辺回路領域のトレンチ内に不活性イオンを注入し、トレンチ表面部のシリコン基板を非晶質化する。その後酸化工程を行い非晶質層での過酸化によってトレンチ表面部に厚い酸化膜を成長させることにより、酸化膜の厚さ分だけ周辺回路領域のトレンチがメモリセル領域のトレンチよりも深くなる。
【００１３】
図１ａないし図１ｄはヒ素（Ａｓ）イオン注入による酸化傾向を示すグラフであり、８５０℃の温度で目標厚さを３０Åとした場合である。
【００１４】
図１ａ及び図１ｂはドーズ量を３Ｅ１５ｃｍ−２に調節した場合、イオン注入エネルギーによる酸化膜の成長厚さを示し、図１ｃ及び図１ｄはイオン注入エネルギーを３０ＫｅＶ及び２０ＫｅＶにそれぞれ調節した場合、ドーズ量による酸化膜の成長厚さを示す。
【００１５】
イオン注入条件と酸化条件によって酸化程度が異なることが分かり、イオンを注入していない場合よりもヒ素（Ａｓ）イオンを注入した場合に最高５〜１０倍程度の厚い酸化膜が得られた。
【００１６】
しかし、ヒ素（Ａｓ）のように電気的特性を帯びるドーパントはトレンチの底面から電場と漏洩電流を発生させる可能性があるので、本発明では、電気的特性を帯びない不活性ドーパントであるシリコン（Ｓｉ）またはアルゴン（Ａｒ）イオンを使用するが、前記シリコン（Ｓｉ）イオンの場合、酸化力に優れていることが確認された。
【００１７】
以下、添付図を参照して本発明を詳細に説明する。
【００１８】
図２ａないし図３ｃは本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【００１９】
図２ａはメモリセル領域Ｍ及び周辺回路領域Ｐのシリコン基板１上にパッド酸化膜２とパッド窒化膜３を順次形成した状態の断面図である。
【００２０】
前記パッド酸化膜２は、前記シリコン基板１表面の結晶欠陥を抑制し表面処理のために形成するが、ＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）またはＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液で前処理洗浄工程を行った後、７５０〜８００℃の温度で乾式または湿式酸化工程により７０〜１００Åの厚さに形成する。
【００２１】
前記パッド窒化膜３はＬＰＣＶＤ（減圧化学気相成長）法により９００〜２０００Åの厚さに形成する。
【００２２】
図２ｂは素子分離マスクを用いて前記パッド窒化膜３及びパッド酸化膜２を順次パターニングした後、露出した部分のシリコン基板１を所定の深さでエッチングしてトレンチ４を形成した状態の断面図であり、前記トレンチ４の側壁に８０〜８５゜の傾斜角を持たせる。
【００２３】
図２ｃは全体上部面にマスク層５を形成した後、前記マスク層５をパターニングして周辺回路領域Ｐを露出させ、露出した前記周辺回路領域Ｐのトレンチ４表面部に不活性イオンを注入する状態の断面図であり、図３ａは前記マスク層５の除去後、前記周辺回路領域Ｐのトレンチ４表面部のシリコン基板１に、不活性イオン注入によって非晶質層６が形成された状態を示す。
【００２４】
前記不活性イオンとしてはシリコン（Ｓｉ）又はアルゴン（Ａｒ）イオンを使用する。前記シリコン（Ｓｉ）イオンの場合、５〜５０ＫｅＶのエネルギー及び１Ｅ１３〜１Ｅ１６ｃｍ−２のドーズ量で注入し、一方、前記アルゴン（Ａｒ）イオンの場合、５〜５０ＫｅＶのエネルギー及び１Ｅ１４〜１Ｅ１６ｃｍ− ２のドーズ量で注入する。一定量以上のイオンが基板に対して垂直（０゜）方向に十分注入されるように高電流のイオン注入器を用いる。この際、露出した周辺回路領域Ｐのパッド窒化膜３は後で除去されるので、イオンによる活性領域の汚染は発生しない。
【００２５】
図３ｂは前記トレンチ４を形成するためのエッチング工程の際に発生したシリコン基板１の被害を緩和し、トレンチ４の角部の形状を丸くするために酸化工程を行った状態の断面図であり、前記酸化工程によって前記メモリセル領域Ｍ及び周辺回路領域Ｐのトレンチ４表面部に酸化膜７ａ及び７ｂが形成される。この時、イオンが注入された非晶質層６では過酸化が行われるので、前記周辺回路領域Ｐのトレンチ４表面部に形成された酸化膜７ａが前記メモリセル領域Ｍのトレンチ４表面部に形成された酸化膜７ｂよりも厚くて厚さ（Ｔｏｘ）分だけトレンチ４の深さが増加する。
【００２６】
前記酸化工程は８００〜１１００℃の温度で目標厚さを３０〜１５０Åにして行う。
【００２７】
図３ｃは前記メモリセル領域Ｍ及び周辺回路領域Ｐのトレンチ４が埋め込まれるように、全体上部面に高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を４０００〜１００００Å程度に厚く形成した後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化することにより、前記トレンチ４の内部に素子分離膜８が形成された状態の断面図である。
【００２８】
一方、ヒ素（Ａｓ）、イン（Ｐ）、ＢＦ２などのようなイオンは後続の熱処理過程で内部拡散（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ；ＴＥＤ又はＯｘｉｄａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ；ＯＥＤ）になるため、イオンの濃度減少による ブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）の減少などの電気的特性に関する問題を引き起こす。
特に、反応炉での熱処理は内部拡散に対して弱みを持っている。ついては、本発明はシリコン基板の内部に分布された不純物をゲッタリングしてイオンの内部拡散を防止するために、シリコン基板の所定の深さに拡散防止層を形成する。
【００２９】
すなわち、図２ｄのように前記メモリセル領域Ｍのトレンチ４の内部に不活性イオンを注入して非晶質層６を形成した後、スパイク（Ｓｐｉｋｅ）熱処理を用いた急速熱酸化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ；ＲＴＯ）工程を行うと、注入されたイオンが前記トレンチ４の下部にゲッタリングされて図３のようなイオン分布を有する拡散防止層（図示せず）が形成される。この際、トレンチ４内部のシリコン基板１の表面に一定量の酸化膜が形成されるように酸素（Ｏ２）雰囲気を保ち、シリコン基板１の表面に窒化膜が存在すると酸化が抑制されるので、前記熱処理の前に取り除く。前記スパイク熱処理は８５０〜１１００℃の温度で行い、ランプアップの割合は１００〜２５０℃／ｓｅｃとなるように調節する。
【００３０】
このように形成された拡散防止層は後続の熱処理過程でイオンのシリコン基板１底面部への内部拡散を防止する。
【００３１】
図４において、線Ａは９５０℃で３０分間熱処理した場合、線Ｂはヒ素（Ａｓ）イオンを注入した場合、線Ｃは９５０℃で２０秒間熱処理した場合、線Ｄは１０００℃で１０秒間熱処理した場合、線Ｅは１０５０℃でスパイク熱処理した場合、深さによるイオンの濃度分布をそれぞれ示す。
【００３２】
【発明の効果】
以上説明したように、本発明は、メモリセル領域及び周辺回路領域のシリコン基板にトレンチを形成した後、周辺回路領域のトレンチを介して露出したシリコン基板の表面部に不活性イオンを注入して非晶質層を形成する。その後、酸化工程を行って非晶質層での過酸化により厚い酸化膜を成長させることにより、酸化膜の厚さ分だけ周辺回路領域のトレンチがメモリセル領域のトレンチよりも深くなる。
【００３３】
上述したように本発明は、１）物理的なエッチング工程でない酸化工程を行うことにより、エッチングによる被害をし、２）電気的な特性を帯びない不活性イオンを使うことにより、イオン注入による被害が最小化されて素子の電気的特性の向上を図り、３）イオン注入エネルギーを調節すればトレンチの深さを容易に調節できるので、超高集積素子にも簡単に適用することができる。
【００３４】
また、本発明は、上記のように不活性イオン注入によって非晶質層を形成した後、スパイク熱処理を用いた急速熱酸化工程を行い、注入されたイオンがトレンチ下部にゲッタリングされるようにすることにより、後続の熱処理過程で生じるイオンの内部拡散を防止する。
【図面の簡単な説明】
【図１】本発明の技術的原理を説明するためのグラフである。
【図２】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図３】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図４】本発明によって形成された拡散防止層のイオン分布を示すグラフである。
【符号の説明】
１ シリコン基板
２ パッド酸化膜
３ パッド窒化膜
４ トレンチ
５ マスク層
６ 非晶質層
７ａ及び７ｂ 酸化膜
８ 素子分離膜
【発明の属する技術分野】
本発明は、シャロートレンチ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ）を用いた半導体素子の素子分離膜形成方法に係り、さらに詳しくは、メモリセル領域と周辺回路領域にそれぞれ深さの異なるトランチを形成できるようにした半導体素子の素子分離膜形成方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子の集積度が増加するにつれて、メモリセルの大きさも減少する。よって、近年、フラッシュメモリ素子を実現するに際して、ウェーハ当りメモリセルの割合を確保するために、シャロートレンチを用いた素子分離膜を形成している。
【０００３】
電気的なプログラム及び消去機能を持つフラッシュメモリ素子は、プログラム及び消去の際にメモリセルのコントロールゲートに高電圧が印加されるので、多くの場合に高電圧用トランジスタがよく使われる。
【０００４】
しかし、従来では、素子分離膜形成の際、メモリセル領域と周辺回路領域に同一深さのトレンチを形成するため、高電圧の印加による多くの電気的な問題点が発生した。
【０００５】
ＤＲＡＭの場合には最大５Ｖ程度のバイアス電圧が印加されるが、フラッシュメモリーの場合には１８Ｖ〜２４Ｖのバイアス電圧が印加される。よって、周辺回路領域のトレンチの深さを浅くすればＮＭＯＳトランジスタとＰＭＯＳトランジスタのウェルからパンチスルー（Ｐｕｎｃｈ ｔｈｒｏｕｇｈ）が発生し、一方、メモリセル領域のトレンチ深さを深くすれば共通ソースでの面抵抗が増加してブロック（Ｂｌｏｃｋ）単位のプログラム、消去及び読出動作時の動作速度が低下する。この動作速度の低下は、プログラム、消去及び読出のためのバイアス電圧間の差による問題を引き起こす。
【０００６】
このため、メモリセル領域と周辺回路領域にそれぞれ深さの異なるトレンチを形成する必要がある。従来では、互いに異なるマスクパターンを用いてメモリセル領域と周辺回路領域にそれぞれ深さの異なるトレンチを形成する方法、またはメモリセル領域と周辺回路領域にそれぞれ同一深さのトレンチを形成した後、所定のマスクを用いたエッチング工程により周辺回路領域のトレンチ深さを増加させる方法を利用した。
【０００７】
しかし、かかる従来の方法は、１）エッチング工程の特性上、ウェーハ全体に同一深さのトレンチを形成し難く、２）エッチング深さの差によるエッチング副産物（Ｒｅｓｉｄｕｅ）の生成が引き起こされ、３）物理的エッチングによる基板の被害、特にトレンチ底面部のエッチング被害による漏泄電流が発生し、これにおり高電圧用素子からパンチスルー問題が発生し、４）周辺回路領域のトレンチ深さを増加させるためのエッチング工程の追加で生産性が低下する。
【０００８】
【発明が解決しようとする課題】
したがって、本発明の目的は、メモリセル領域及び周辺回路領域のシリコン基板にトレンチを形成した後、周辺回路領域のトレンチ表面部に不活性イオンを注入して非晶質層を形成し、酸化工程を行って非晶質層における過酸化によって厚い酸化膜を成長させることにより、前述した短所を解消することが可能な半導体素子の素子分離膜形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明は、メモリセル領域及び周辺回路領域のシリコン基板上にマスクパターンを形成した後、露出した部分のシリコン基板を所定の深さでエッチングしてシャロートレンチを形成する段階と、前記周辺回路領域のトレンチ表面部に不活性イオンを注入する段階と、前記メモリセル領域及び周辺回路領域のトレンチ表面部に酸化膜を成長させる酸化工程を行うが、前記イオン注入された部分での過酸化によって前記周辺回路領域のトレンチ深さを増加させる段階と、前記トレンチの埋め込みのため全体上部面に酸化膜を形成した後、表面を平坦化する段階とを含むことを特徴とする。
【００１０】
前記不活性イオンはシリコン（Ｓｉ）又はアルゴン（Ａｒ）であり、前記酸化工程は８００〜１１００℃の温度で目標厚さを３０〜１５０Åにして行うことを特徴とする。
【００１１】
前記不活性イオンを注入した後、前記トレンチの下部に拡散防止層が形成されるように、スパイク熱処理を用いた急速熱酸化工程を行う段階をさらに含むことを特徴とし、前記スパイク熱処理は８５０〜１１００℃の温度で行い、ランプアップの割合は１００〜２５０℃／ｓｅｃになるように調整することを特徴とする。
【００１２】
【発明の実施の形態】
本発明は、イオン注入を行いシリコン（Ｓｉ）の酸化力を極大化することにより、メモリセル領域と周辺回路領域にそれぞれ深さの異なるトレンチを形成する。すなわち、メモリセル領域と周辺回路領域のシリコン基板にトレンチを形成した後、周辺回路領域のトレンチ内に不活性イオンを注入し、トレンチ表面部のシリコン基板を非晶質化する。その後酸化工程を行い非晶質層での過酸化によってトレンチ表面部に厚い酸化膜を成長させることにより、酸化膜の厚さ分だけ周辺回路領域のトレンチがメモリセル領域のトレンチよりも深くなる。
【００１３】
図１ａないし図１ｄはヒ素（Ａｓ）イオン注入による酸化傾向を示すグラフであり、８５０℃の温度で目標厚さを３０Åとした場合である。
【００１４】
図１ａ及び図１ｂはドーズ量を３Ｅ１５ｃｍ−２に調節した場合、イオン注入エネルギーによる酸化膜の成長厚さを示し、図１ｃ及び図１ｄはイオン注入エネルギーを３０ＫｅＶ及び２０ＫｅＶにそれぞれ調節した場合、ドーズ量による酸化膜の成長厚さを示す。
【００１５】
イオン注入条件と酸化条件によって酸化程度が異なることが分かり、イオンを注入していない場合よりもヒ素（Ａｓ）イオンを注入した場合に最高５〜１０倍程度の厚い酸化膜が得られた。
【００１６】
しかし、ヒ素（Ａｓ）のように電気的特性を帯びるドーパントはトレンチの底面から電場と漏洩電流を発生させる可能性があるので、本発明では、電気的特性を帯びない不活性ドーパントであるシリコン（Ｓｉ）またはアルゴン（Ａｒ）イオンを使用するが、前記シリコン（Ｓｉ）イオンの場合、酸化力に優れていることが確認された。
【００１７】
以下、添付図を参照して本発明を詳細に説明する。
【００１８】
図２ａないし図３ｃは本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【００１９】
図２ａはメモリセル領域Ｍ及び周辺回路領域Ｐのシリコン基板１上にパッド酸化膜２とパッド窒化膜３を順次形成した状態の断面図である。
【００２０】
前記パッド酸化膜２は、前記シリコン基板１表面の結晶欠陥を抑制し表面処理のために形成するが、ＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）またはＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液で前処理洗浄工程を行った後、７５０〜８００℃の温度で乾式または湿式酸化工程により７０〜１００Åの厚さに形成する。
【００２１】
前記パッド窒化膜３はＬＰＣＶＤ（減圧化学気相成長）法により９００〜２０００Åの厚さに形成する。
【００２２】
図２ｂは素子分離マスクを用いて前記パッド窒化膜３及びパッド酸化膜２を順次パターニングした後、露出した部分のシリコン基板１を所定の深さでエッチングしてトレンチ４を形成した状態の断面図であり、前記トレンチ４の側壁に８０〜８５゜の傾斜角を持たせる。
【００２３】
図２ｃは全体上部面にマスク層５を形成した後、前記マスク層５をパターニングして周辺回路領域Ｐを露出させ、露出した前記周辺回路領域Ｐのトレンチ４表面部に不活性イオンを注入する状態の断面図であり、図３ａは前記マスク層５の除去後、前記周辺回路領域Ｐのトレンチ４表面部のシリコン基板１に、不活性イオン注入によって非晶質層６が形成された状態を示す。
【００２４】
前記不活性イオンとしてはシリコン（Ｓｉ）又はアルゴン（Ａｒ）イオンを使用する。前記シリコン（Ｓｉ）イオンの場合、５〜５０ＫｅＶのエネルギー及び１Ｅ１３〜１Ｅ１６ｃｍ−２のドーズ量で注入し、一方、前記アルゴン（Ａｒ）イオンの場合、５〜５０ＫｅＶのエネルギー及び１Ｅ１４〜１Ｅ１６ｃｍ− ２のドーズ量で注入する。一定量以上のイオンが基板に対して垂直（０゜）方向に十分注入されるように高電流のイオン注入器を用いる。この際、露出した周辺回路領域Ｐのパッド窒化膜３は後で除去されるので、イオンによる活性領域の汚染は発生しない。
【００２５】
図３ｂは前記トレンチ４を形成するためのエッチング工程の際に発生したシリコン基板１の被害を緩和し、トレンチ４の角部の形状を丸くするために酸化工程を行った状態の断面図であり、前記酸化工程によって前記メモリセル領域Ｍ及び周辺回路領域Ｐのトレンチ４表面部に酸化膜７ａ及び７ｂが形成される。この時、イオンが注入された非晶質層６では過酸化が行われるので、前記周辺回路領域Ｐのトレンチ４表面部に形成された酸化膜７ａが前記メモリセル領域Ｍのトレンチ４表面部に形成された酸化膜７ｂよりも厚くて厚さ（Ｔｏｘ）分だけトレンチ４の深さが増加する。
【００２６】
前記酸化工程は８００〜１１００℃の温度で目標厚さを３０〜１５０Åにして行う。
【００２７】
図３ｃは前記メモリセル領域Ｍ及び周辺回路領域Ｐのトレンチ４が埋め込まれるように、全体上部面に高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を４０００〜１００００Å程度に厚く形成した後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化することにより、前記トレンチ４の内部に素子分離膜８が形成された状態の断面図である。
【００２８】
一方、ヒ素（Ａｓ）、イン（Ｐ）、ＢＦ２などのようなイオンは後続の熱処理過程で内部拡散（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ；ＴＥＤ又はＯｘｉｄａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ；ＯＥＤ）になるため、イオンの濃度減少による ブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）の減少などの電気的特性に関する問題を引き起こす。
特に、反応炉での熱処理は内部拡散に対して弱みを持っている。ついては、本発明はシリコン基板の内部に分布された不純物をゲッタリングしてイオンの内部拡散を防止するために、シリコン基板の所定の深さに拡散防止層を形成する。
【００２９】
すなわち、図２ｄのように前記メモリセル領域Ｍのトレンチ４の内部に不活性イオンを注入して非晶質層６を形成した後、スパイク（Ｓｐｉｋｅ）熱処理を用いた急速熱酸化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ；ＲＴＯ）工程を行うと、注入されたイオンが前記トレンチ４の下部にゲッタリングされて図３のようなイオン分布を有する拡散防止層（図示せず）が形成される。この際、トレンチ４内部のシリコン基板１の表面に一定量の酸化膜が形成されるように酸素（Ｏ２）雰囲気を保ち、シリコン基板１の表面に窒化膜が存在すると酸化が抑制されるので、前記熱処理の前に取り除く。前記スパイク熱処理は８５０〜１１００℃の温度で行い、ランプアップの割合は１００〜２５０℃／ｓｅｃとなるように調節する。
【００３０】
このように形成された拡散防止層は後続の熱処理過程でイオンのシリコン基板１底面部への内部拡散を防止する。
【００３１】
図４において、線Ａは９５０℃で３０分間熱処理した場合、線Ｂはヒ素（Ａｓ）イオンを注入した場合、線Ｃは９５０℃で２０秒間熱処理した場合、線Ｄは１０００℃で１０秒間熱処理した場合、線Ｅは１０５０℃でスパイク熱処理した場合、深さによるイオンの濃度分布をそれぞれ示す。
【００３２】
【発明の効果】
以上説明したように、本発明は、メモリセル領域及び周辺回路領域のシリコン基板にトレンチを形成した後、周辺回路領域のトレンチを介して露出したシリコン基板の表面部に不活性イオンを注入して非晶質層を形成する。その後、酸化工程を行って非晶質層での過酸化により厚い酸化膜を成長させることにより、酸化膜の厚さ分だけ周辺回路領域のトレンチがメモリセル領域のトレンチよりも深くなる。
【００３３】
上述したように本発明は、１）物理的なエッチング工程でない酸化工程を行うことにより、エッチングによる被害をし、２）電気的な特性を帯びない不活性イオンを使うことにより、イオン注入による被害が最小化されて素子の電気的特性の向上を図り、３）イオン注入エネルギーを調節すればトレンチの深さを容易に調節できるので、超高集積素子にも簡単に適用することができる。
【００３４】
また、本発明は、上記のように不活性イオン注入によって非晶質層を形成した後、スパイク熱処理を用いた急速熱酸化工程を行い、注入されたイオンがトレンチ下部にゲッタリングされるようにすることにより、後続の熱処理過程で生じるイオンの内部拡散を防止する。
【図面の簡単な説明】
【図１】本発明の技術的原理を説明するためのグラフである。
【図２】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図３】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図４】本発明によって形成された拡散防止層のイオン分布を示すグラフである。
【符号の説明】
１ シリコン基板
２ パッド酸化膜
３ パッド窒化膜
４ トレンチ
５ マスク層
６ 非晶質層
７ａ及び７ｂ 酸化膜
８ 素子分離膜
Claims (10)
- メモリセル領域及び周辺回路領域のシリコン基板上にマスクパターンを形成した後、露出した部分のシリコン基板を所定の深さでエッチングしてシャロートレンチを形成する段階と、
前記周辺回路領域のトレンチ表面部に不活性イオンを注入する段階と、
前記メモリセル領域及び周辺回路領域のトレンチ表面部に酸化膜を成長させる酸化工程を行うが、前記イオン注入された部分での過酸化によって前記周辺回路領域のトレンチの深さを増加させる段階と、
前記トレンチの埋め込みのため全体上部面に酸化膜を形成した後、表面を平坦化する段階とを含むことを特徴とする半導体素子の素子分離膜形成方法。 - 前記マスクパターンはパッド酸化膜及びパッド窒化膜からなることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
- 前記トレンチは側壁が８０〜８５゜の傾斜角を有するように形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
- 前記不活性イオンはシリコン（Ｓｉ）及びアルゴン（Ａｒ）のいずれか一つであることを特徴とする請求項１記載の半導体素子の素子分離膜の形成方法。
- 前記シリコン（Ｓｉ）イオンは５〜５０ＫｅＶのエネルギー及び１Ｅ１３〜１Ｅ１６ｃｍ−２のドーズ量で注入されることを特徴とする請求項４記載の半導体素子の素子分離膜形成方法。
- 前記アルゴン（Ａｒ）イオンは５〜５０ＫｅＶのエネルギー及び１Ｅ１４〜１Ｅ１６ｃｍ− ２のドーズ量で注入されることを特徴とする請求項４記載の半導体素子の素子分離膜形成方法。
- 前記酸化工程は８００〜１１００℃の温度で目標厚さを３０〜１５０Åにして行うことを特徴とする請求項１記載の半導体素子の素子分離膜の形成方法。
- 前記平坦化は化学的機械的研磨法で行うことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
- 前記不活性イオンを注入した後、前記トレンチの下部に拡散防止層が形成されるように、スパイク熱処理を用いた急速熱酸化工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
- 前記スパイク熱処理は８５０〜１１００℃の温度で行い、ランプアップの割合は１００〜２５０℃／ｓｅｃとなるように調整することを特徴とする請求項９記載の半導体素子の素子分離膜形成方法。
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