KR20020057373A - 쉘로우 트렌치 소자분리막을 구비하는 반도체 소자 및 그제조방법 - Google Patents

쉘로우 트렌치 소자분리막을 구비하는 반도체 소자 및 그제조방법 Download PDF

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KR20020057373A
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Abstract

쉘로우 트렌치 소자분리막을 구비하는 반도체 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는, 반도체 기판에 제1 및 제2 트렌치를 형성하고, 제2 트렌치 내벽에만 비정질 실리콘막을 형성한다. 비정질 실리콘막이 형성된 결과물을 열처리하여 제1 트렌치 내벽에 제1 산화막, 제2 트렌치 내벽에 제1 산화막보다 두터운 제2 산화막을 형성한다. 제1 및 제2 산화막이 형성된 결과물상에 질화막을 형성하고, 질화막이 형성된 결과물상에 제1 및 제2 트렌치를 완전히 매립하는 절연막을 형성한 다음, 절연막이 형성된 결과물의 상면을 평탄화하여 반도체 기판의 표면을 노출시킨다.

Description

쉘로우 트렌치 소자분리막을 구비하는 반도체 소자 및 그 제조 방법 {Semiconductor device having shallow trench isolation and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자 제조시 소자간의 분리를 위한 쉘로우 트렌치 소자분리막(Shallow Trench Isolation : 이하 "STI")을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라서, 서로 이웃한 소자들을 전기적으로 격리시키기 위한 소자 분리 기술이 점점 중요해지고 있다. 반도체 공정의 소자 분리 기술 중의 하나인 STI 형성 방법은 반도체 소자의 고집적화에 따라 소자간의 분리 거리가 매우 좁아지면서, 기존의 로코스(LOCOS: LOCal Oxidation of Silicon) 기술로는 불가능하였던 반도체 소자의 분리에 널리 사용되고 있다. STI 형성 방법은 반도체 기판의 활성 영역을 한정하는 트렌치를 형성하고, 상기 트렌치 내부를 절연물질로 매립하여 소자 분리하는 것이다.
도 1a 내지 도 1c는 종래기술에 의한 쉘로우 트렌치 소자분리막 형성 방법 및 그에 따른 문제점을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 패드 산화막(5)과 패드 질화막(10)의 복합막을 마스크(12)로 이용하여, 반도체 기판(1)에 복수의 트렌치(15)를 형성한다. 상기 트렌치(15)의 내벽을 열산화시킴으로써 산화막(20)을 형성한다. 상기 산화막(20)이 형성된 결과물 전체 표면에 질화막(25)을 형성한 다음, 상기 트렌치(15)를 완전히 매립하는 절연막(35)을 형성한다.
도 1b를 참조하면, 도 1a에 나타낸 결과물의 상면을 평탄화하고, 상기 마스크(12)까지 제거하여, 질화막 라이너(liner)(25a)와, 상기 반도체 기판(1)의 표면과 단차가 없게 매립된 절연막(35a)을 포함하는 STI(40)를 형성한다.
반도체 소자의 고집적화에 따라 PMOS 소자, NMOS 소자 등의 채널 길이가 짧아지는데, 이러한 반도체 소자를 턴-온(turn-on)시키면 상기 반도체 소자에 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 상기 산화막(20)을 관통하여 상기 절연막 패턴(35a)에 침투하기 쉽다. 그런데, 도 1c를 참조하면, 상기 절연막 패턴(35a)에 침투되는 핫 캐리어들은 대부분 전자(50)로서, 상기 질화막 라이너(25a) 또는 질화막 라이너(25a)와 산화막(20)의 계면에 트랩되는 경향이 있다. 상기 트랩된 전자(50)는 전기적인 힘으로 반대 전하인 홀을 끌어당기므로, 상기 산화막(20)과 반도체 기판(1)의 계면에 홀(60)이 모이게 된다. 상기 산화막(20)이 얇을수록 상기 포획된 전자(50)가 상기 홀(60)을 끌어당기는 전기적인 힘이 크고 상기 홀(60)간의 간격은 조밀하다. 조밀하게 모여진 상기 홀(60)은 PMOS 소자의 다수 캐리어인 홀의 패스(path) 역할을 하여 상기 STI(40)를 사이에 두고 분리된 P형 접합 영역(미도시)간을 연결시킨다. 이로 인하여, 상기 STI(40)에 의하여 소자 분리되었어도, 인접하는 PMOS 소자 사이에 누설 전류가 발생되어, 소자의 특성이 열화되는 문제가 있다. 이러한 홀(60)은 소자를 턴-오프(turn-off)시켰을 때에도 제거되지 않고 잔류하는 경향이 있어, PMOS 소자의 채널 길이를 점진적으로 감소하게 한다. 이로 인하여, 단채널 효과(short channel effect)가 발생되어 PMOS 소자의 특성, 예를 들어 문턱 전압이 변화되는 문제도 있다.
반면에, NMOS 소자에서는 다수 캐리어가 전자여서 상기 홀(60)이 전자의 패스 역할을 하지 못하므로, 상기한 바와 같은 누설 전류 발생 및 단채널 효과에 따른 특성 변화가 발생하지 않는다.
이와 같이 PMOS 소자의 특성이 변화되는 문제를 개선하기 위하여, 상기 질화막 라이너(25a)를 형성하지 않는 방법을 생각해 볼 수 있다. 그러나, 상기 질화막 라이너(25a)를 형성하지 않으면, 셀 영역에서 NMOS 소자를 포함하는 메모리 소자의 데이타 리텐션 타임(data retention time) 즉, 리프레쉬 타임(refresh time)이 급격히 감소된다.
상기 산화막(20)을 두텁게 형성하면, 상기 트랩된 전자(50)가 상기 산화막(20)과 반도체 기판(1)의 계면에 홀을 모으는 전기적인 힘이 감소되므로 상기한 바와 같은 문제를 개선할 수 있을 것으로 기대된다. 하지만, 두터운 산화막(20)도 상기 데이타 리텐션 타임을 감소시키는 원인이 된다.
따라서, 질화막 라이너는 형성하되, 셀 영역에서 NMOS 소자 영역을 한정하는 STI의 산화막은 얇게 형성하고, 다른 STI의 산화막은 이보다 두텁게 형성하는 것이 바람직한 것으로 보인다. 그러나, 상술한 바와 같은 종래기술에 의하면 모든 STI의 산화막은 균일한 두께로 형성된다.
본 발명이 이루고자 하는 기술적 과제는, PMOS 소자의 누설 전류 발생 및 단채널 효과에 따른 특성 변화를 방지하되, 셀 영역의 NMOS 소자를 포함하는 메모리 소자의 데이타 리텐션 타임을 감소시키지 않는 STI를 구비하는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 바와 같은 반도체 소자의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래기술에 의한 쉘로우 트렌치 소자분리막 형성 방법 및 그에 따른 문제점을 설명하기 위한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 쉘로우 트렌치 소자분리막을 구비하는 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판, 105 : 패드 산화막,
110 : 패드 질화막, 112 : 마스크막 패턴,
115 : 제1 트렌치,115' : 제2 트렌치,
117 : 포토레지스트 패턴,I : 불순물,
120 : 비정질 실리콘막, T : 열처리,
130 : 제1 산화막,130' : 제2 산화막,
140a : 질화막 라이너,150a : 절연막 패턴,
160, 160' : 쉘로우 트렌치 소자분리막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 제1 트렌치 및 제2 트렌치가 형성된 반도체 기판, 상기 제1 트렌치의 내벽에 형성된 제1 산화막, 상기 제2 트렌치의 내벽에 상기 제1 산화막보다 두텁게 형성된 제2 산화막을 포함한다. 상기 제1 및 제2 산화막상에는 질화막 라이너가 각각 형성되어 있다. 상기 질화막 라이너상에는 상기 제1 및 제2 트렌치의 내부에 상기 반도체 기판의 표면과 단차가 없게 매립된 절연막이 각각 형성되어 있다.
본 발명에 있어서, 상기 제1 트렌치는 상기 반도체 기판의 셀 영역(cell area)에서 NMOS 소자 영역을 한정하고, 상기 제2 트렌치는 상기 셀 영역에서 PMOS 소자 영역, 상기 반도체 기판의 코어 영역(core area) 및 주변 회로 영역(peripheral circuit area)에서 소자의 활성 영역을 한정하는 것이 바람직하다.
본 발명에 있어서, 상기 제2 산화막의 두께가 100Å 내지 400Å일 수 있다.
본 발명에 있어서, 상기 제1 산화막의 두께가 30Å 내지 100Å일 수 있다.
본 발명에 있어서, 상기 절연막은 USG(Undoped Silicate Glass)막, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 형성한 산화막, PECVD(Plasma Enhanced CVD)법을 이용하여 형성한 TEOS(tetraethylorthosilicate)막, PECVD법을 이용하여 형성한 산화막 및 이들의조합으로 이루어지는 군에서 선택되어지는 어느 하나일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판에 제1 및 제2 트렌치를 형성하고, 상기 제2 트렌치 내벽에만 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막이 형성된 결과물을 열처리하여 상기 제1 트렌치 내벽에 제1 산화막, 상기 제2 트렌치 내벽에 상기 제1 산화막보다 두터운 제2 산화막을 형성한다. 상기 제1 및 제2 산화막이 형성된 결과물상에 질화막을 형성하고, 상기 질화막이 형성된 결과물상에 상기 제1 및 제2 트렌치를 완전히 매립하는 절연막을 형성한 다음, 상기 절연막이 형성된 결과물의 상면을 평탄화하여 상기 반도체 기판의 표면을 노출시킨다.
본 발명에 있어서, 상기 제1 트렌치는 상기 반도체 기판의 셀 영역에서 NMOS 소자 영역을 한정하고, 상기 제2 트렌치는 상기 셀 영역에서 PMOS 소자 영역, 상기 반도체 기판의 코어 영역 및 주변 회로 영역에서 소자의 활성 영역을 한정하도록 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 제2 트렌치 내벽에만 비정질 실리콘막을 형성하는 단계는 상기 제2 트렌치에만 불순물을 이온 주입하여 이루어질 수 있다. 이 때, 상기 이온 주입 전에 상기 제1 및 제2 트렌치가 형성된 결과물상에 상기 제2 트렌치만을 노출시키는 포토레지스트 패턴을 형성하는 단계를 더 포함하고, 상기 포토레지스트 패턴은 상기 비정질 실리콘막을 형성한 후에 제거되는 것이 바람직하다. 상기 이온 주입되는 불순물로는 아르곤(Ar), 플로린(F) 및 이들의 조합으로 이루어진 군에서 선택되어지는 어느 하나를 이용할 수 있다.
본 발명에 있어서, 상기 제2 산화막의 두께가 100Å 내지 400Å이 되도록 형성할 수 있으며, 상기 제1 산화막의 두께가 30Å 내지 100Å이 되도록 형성할 수 있다.
본 발명에 있어서, 상기 절연막을 형성하는 단계는 USG(Undoped Silicate Glass)막, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 형성한 산화막, PECVD(Plasma Enhanced CVD)법을 이용하여 형성한 TEOS(tetraethylorthosilicate)막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택되어지는 어느 하나를 이용할 수 있다.
본 발명에 있어서, 상기 제1 및 제2 산화막을 형성하는 단계는 상기 비정질 실리콘막이 형성된 결과물을 산소(O2) 또는 수증기(H2O) 분위기에서 열처리하는 방식으로 이루어질 수 있다.
본 발명에 의하면, PMOS 소자의 누설 전류 발생 및 단채널 효과에 따른 특성 변화를 방지하되, 셀 영역에서 NMOS 소자를 포함하는 메모리 소자의 데이타 리텐션 타임을 감소시키지 않는 STI를 구비하는 반도체 소자를 제조할 수 있다.
이하, 첨부한 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3 의 층이 개재되어질 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 쉘로우 트렌치 소자분리막을 구비하는 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 편의상, 반도체 소자의 제조 방법을 먼저 설명하기로 한다.
도 2a를 참조하면, 반도체 기판(100)상에 패드 산화막(105)과 패드 질화막(110)을 차례대로 적층한 후, 사진 식각 공정을 이용하여 상기 패드 산화막(105)과 패드 질화막(110)을 패터닝함으로써 마스크막 패턴(112)을 형성한다. 이 때, 상기 패드 산화막(105)의 두께는 50Å 내지 200Å, 상기 패드 질화막(110)의 두께는 300Å 내지 1700Å 정도로 할 수 있다. 상기 마스크막 패턴(112)으로서 상기 패드 산화막(105)과 패드 질화막(110)을 이용하는 이유는 상기 막들이 상기 반도체 기판(100)의 실리콘과의 식각선택비가 우수하고, 상기 반도체 기판(100)이 산화되는 것을 방지할 수 있기 때문이다. 상기 마스크막 패턴(112)을 이용하여 상기 반도체 기판(100)을 소정 깊이로 식각하여 제1 트렌치(115) 및 제2 트렌치(115')를 형성한다. 상기 제1 트렌치(115)는 상기 반도체 기판(100)의 셀 영역에서 NMOS 소자 영역을 한정하고, 상기 제2 트렌치(115')는 상기 셀 영역에서 PMOS 소자 영역, 상기 반도체 기판(100)의 코어 영역 및 주변 회로 영역에서 소자의 활성 영역을 한정하도록 형성된다.
도 2b를 참조하면, 사진 공정을 이용하여, 도 2a에 나타낸 결과물상에 상기 제2 트렌치(115')만을 노출시키는 포토레지스트 패턴(117)을 형성한다. 상기 포토레지스트 패턴(117)을 마스크로 하여 상기 반도체 기판(100)에 불순물(I)을 이온 주입하면, 상기 제2 트렌치(115')에만 상기 불순물(I)이 이온 주입된다. 상기 불순물(I)은 상기 반도체 기판(100)에 충격을 가하여 실리콘 결정의 원자 배열을 무질서하게 만든다. 즉, 상기 불순물(I)과 충돌된 반도체 기판(100)의 표면은 비정질 상태의 실리콘이 된다. 이로써, 상기 제2 트렌치(115') 내벽에만 비정질 실리콘막(120)이 형성된다. 상기 불순물(I)로는 아르곤, 플로린 및 이들의 조합으로 이루어진 군에서 선택되어지는 어느 하나를 이용할 수 있다. 이 외에도 반도체 소자에 전기적인 영향을 미치지 않는 불순물이라면 이온 주입에 이용할 수 있다. 상기 불순물(I)의 도즈(dose)량은 1×1016이상으로 하고, 이온 주입시의 에너지는 10keV 내지 200keV로 할 수 있다.
도 2c를 참조하면, 상기 포토레지스트 패턴(117)을 제거하고, 상기 비정질 실리콘막(120)이 형성된 결과물을 열처리(T)하여 상기 제1 트렌치(115) 내벽에 제1 산화막(130), 상기 제2 트렌치(115') 내벽에 제2 산화막(130')을 형성한다. 이온 주입을 실시한 반도체 기판의 표면은 그렇지 않은 반도체 기판의 표면보다 더 산화가 잘 된다. 따라서, 상기 제2 산화막(130')이 상기 제1 산화막(130)보다 두텁다. 도 2b를 참조하여 설명한 바와 같은 이온 주입 단계에서의 불순물(I)의 도즈량과 투사범위(projection range)를 적절히 결정하고, 상기 열처리(T) 단계의 온도나 시간을 조절함으로써, 상기 제1 및 제2 산화막(130, 130')의 두께를 조절한다. 상기열처리(T) 정도는 얇은 두께로 형성되어야 할 상기 제1 산화막(130)을 기준으로 한다. 예를 들어, 상기 제1 산화막(130)의 두께는 30Å 내지 100Å이 되도록 형성하고, 상기 제2 산화막(130')의 두께는 100Å 내지 400Å이 되도록 할 수 있다. 이처럼, 본 발명에 따르면, 셀 영역에서 NMOS 소자 영역을 한정하는 STI의 산화막을 얇게 형성하여 정하여진 메모리 소자의 데이타 리텐션 타임이 감소되지 않도록 하는 것이 가능하다. 그리고, 다른 STI의 산화막은 이보다 두텁게 형성하여 PMOS 소자의 누설 전류 발생 및 단채널 효과를 방지하는 것이 가능하다.
도 2d를 참조하면, 상기 제1 및 제2 산화막(130, 130')이 형성된 결과물상에 질화막(140)을 형성한다. 상기 질화막(140)은 질화막 라이너의 형태로 STI에 포함되어 후속의 공정에서 상기 제1 및 제2 산화막(130, 130')이 더이상 산화되지 않도록 하고, STI의 절연 특성을 강화시킨다. 상기 질화막(140)은 50Å ~ 300Å의 두께로 형성할 수 있다. 상기 질화막(140)이 형성된 결과물상에 상기 제1 및 제2 트렌치(115, 115')를 완전히 매립하는 절연막(150)을 형성한다. 상기 절연막(150)은 USG막, HDP-CVD법을 이용하여 형성한 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택되어질 수 있다.
도 2e를 참조하면, 상기 절연막(150)이 형성된 결과물의 상면을, 예컨대 화학적 기계적 연마(Chemical Mechanical Polishing)하여 상기 반도체 기판(100)의 표면을 노출시킨다. 이로써, 질화막 라이너(140a)와, 상기 반도체 기판(100)의 표면과 단차가 없게 매립된 절연막(150a)을 각각 포함하는 STI(160, 160')가 형성된다.
도 2e에서 보듯이, 본 발명의 실시예에 따른 반도체 소자는 제1 트렌치(115) 및 제2 트렌치(115')가 형성된 반도체 기판(100), 상기 제1 트렌치(115')의 내벽에 형성된 제1 산화막(130), 상기 제2 트렌치(115')의 내벽에 상기 제1 산화막(130)보다 두텁게 형성된 제2 산화막(130')을 포함한다. 상기 제1 및 제2 산화막(130, 130')상에는 질화막 라이너(140a)가 각각 형성되어 있다. 상기 질화막 라이너(140a)상에는 상기 제1 및 제2 트렌치(115, 115')의 내부에 상기 반도체 기판(100)의 표면과 단차가 없게 매립된 절연막(150a)이 각각 형성되어 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 셀 영역에서 PMOS 소자 영역, 코어 영역 및 주변 회로 영역에서 소자의 활성 영역을 한정하는 STI의 산화막을 두텁게 형성할 수 있다. STI에 포함된 질화막 라이너 또는 질화막 라이너와 산화막의 계면에 전자가 트랩되더라도, 상기 산화막이 두터워서 반대 전하인 홀을 끌어당기는 전기적인 힘이 감소된다. 따라서, 상기 STI에 의하여 소자 분리되고 서로 인접하는 PMOS 소자 사이에서 누설 전류가 발생되어 소자의 특성이 열화되는 것을 방지할 수 있고, 단채널 효과에 따라 문턱 전압이 변화되는 문제를 방지할 수 있다.
반면에, 셀 영역에서 NMOS 소자를 한정하는 STI의 산화막은 얇게 형성할 수있어, 정하여진 메모리 소자의 데이타 리텐션 타임은 감소되지 않는다. 따라서, 종래기술에서보다 특성이 우수한 반도체 소자를 제조할 수 있다.

Claims (13)

  1. 제1 트렌치 및 제2 트렌치가 형성된 반도체 기판;
    상기 제1 트렌치의 내벽에 형성된 제1 산화막;
    상기 제2 트렌치의 내벽에 상기 제1 산화막보다 두텁게 형성된 제2 산화막;
    상기 제1 및 제2 산화막상에 각각 형성된 질화막 라이너; 및
    상기 질화막 라이너상에 각각 형성되고 상기 제1 및 제2 트렌치의 내부에 상기 반도체 기판의 표면과 단차가 없게 매립된 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 트렌치는 상기 반도체 기판의 셀 영역(cell area)에서 NMOS 소자 영역을 한정하고, 상기 제2 트렌치는 상기 셀 영역에서 PMOS 소자 영역, 상기 반도체 기판의 코어 영역(core area) 및 주변 회로 영역(peripheral circuit area)에서 소자의 활성 영역을 한정하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 산화막의 두께가 100Å 내지 400Å인 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서,
    상기 제1 산화막의 두께가 30Å 내지 100Å인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 절연막은 USG(Undoped Silicate Glass)막, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 형성한 산화막, PECVD(Plasma Enhanced CVD)법을 이용하여 형성한 TEOS(tetraethylorthosilicate)막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택되어지는 어느 하나인 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판에 제1 및 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내벽에만 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막이 형성된 결과물을 열처리하여 상기 제1 트렌치 내벽에 제1 산화막, 상기 제2 트렌치 내벽에 상기 제1 산화막보다 두터운 제2 산화막을 형성하는 단계;
    상기 제1 및 제2 산화막이 형성된 결과물상에 질화막을 형성하는 단계;
    상기 질화막이 형성된 결과물상에 상기 제1 및 제2 트렌치를 완전히 매립하는 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 결과물의 상면을 평탄화하여 상기 반도체 기판의 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 트렌치는 상기 반도체 기판의 셀 영역(cell area)에서 NMOS 소자 영역을 한정하고, 상기 제2 트렌치는 상기 셀 영역에서 PMOS 소자 영역, 상기 반도체 기판의 코어 영역(core area) 및 주변 회로 영역(peripheral circuit area)에서 소자의 활성 영역을 한정하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 제2 트렌치 내벽에만 비정질 실리콘막을 형성하는 단계는 상기 제2 트렌치에만 불순물을 이온 주입하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 이온 주입 전에 상기 제1 및 제2 트렌치가 형성된 결과물상에 상기 제2 트렌치만을 노출시키는 포토레지스트 패턴을 형성하는 단계를 더 포함하고, 상기 포토레지스트 패턴은 상기 비정질 실리콘막을 형성한 후에 제거되는 것을 특징으로하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 이온 주입되는 불순물로는 아르곤(Ar), 플로린(F) 및 이들의 조합으로 이루어진 군에서 선택되어지는 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제6항에 있어서,
    상기 제2 산화막의 두께가 100Å 내지 400Å이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제6항에 있어서,
    상기 제1 산화막의 두께가 30Å 내지 100Å이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제6항에 있어서,
    상기 절연막을 형성하는 단계는 USG(Undoped Silicate Glass)막, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법을 이용하여 형성한 산화막, PECVD(Plasma Enhanced CVD)법을 이용하여 형성한 TEOS(tetraethylorthosilicate)막, PECVD법을 이용하여 형성한 산화막 및 이들의조합으로 이루어지는 군에서 선택되어지는 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR100525915B1 (ko) * 2002-07-12 2005-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
KR101446331B1 (ko) * 2008-02-13 2014-10-02 삼성전자주식회사 반도체 소자의 제조 방법
KR101481574B1 (ko) * 2008-02-13 2015-01-14 삼성전자주식회사 반도체 소자의 제조 방법

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