KR20050001533A - 반도체 소자의 트렌치형 소자 분리막 형성 방법 - Google Patents

반도체 소자의 트렌치형 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치형 소자 분리막 형성 방법에 관한 것으로, 웰 형성 및 문턱전압 조절을 위한 이온 주입 공정 후에 반도체 소자의 일부분을 식각하여 소자 분리용 트렌치를 형성하고, 반도체 기판 내에서 확산이 거의 없고 산화물질에 대해 석출되는 효과가 거의 없는 특성을 갖는 인듐과 같은 불순물 이온을 트렌치의 표면에 주입하여, 이후에 진행되는 산화공정이나 열처리 공정시에 웰 영역의 보론과 같은 불순물 이온이 트렌치의 표면에 형성된 산화막으로 석출되어 손실되는 양을 줄여주므로써, 트랜지스터의 온 동작시 험프 특성 개선 및 오프 동작시 트렌치 측벽의 누설전류 특성을 개선할 수 있다.

Description

반도체 소자의 트렌치형 소자 분리막 형성 방법{Method of forming trench type isolation film in semiconductor device}
본 발명은 반도체 소자의 트렌치형 소자 분리막 형성 방법에 관한 것으로, 특히 트랜지스터의 온(on) 동작시 험프(hump) 특성 개선 및 오프(off) 동작시 트렌치 측벽의 누설전류 특성을 개선할 수 있는 반도체 소자의 트렌치형 소자 분리막형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 소자 분리막은 LOCOS(LOCal Oxidation of Silicon) 방법, PBL(Poly Buffered LOCOS) 방법 및 STI(Shallow Trench Isolation) 방법 등으로 형성시키고 있다.
LOCOS 방법이나 PBL 방법은 열 산화에 의해 산화막을 성장시키는 것으로, 이 방법들은 수직적 절연을 위한 산화시 수평으로의 산화가 일어나 소자 분리막의 반도체 기판내로의 깊이를 깊게 하는데 한계가 있고, 또한 기판 표면 위쪽으로도 소자 분리막이 성장되어 이후의 평탄화 공정에 악영향을 끼친다. 이로 인하여 고집적 반도체 소자 제조에 LOCOS 방법이나 PBL 방법을 적용하는데 어려움이 있다. 이를 해결하기 위하여, 고집적 반도체 소자의 제조 공정에는 트렌치 및 매립(trench and refill) 공정을 적용하고 있다.
종래의 공정 수순에 의해 형성되는 STI 공정의 트랜지스터는 소자의 테크놀러지 쉬링키즈(technology shrinkage)에 따라 트랜지스터의 게이트 길이(gate length) 및 액티브 폭(active width)이 축소되어 갈수록 INWE(Inverse Narrow Width Effect)에 의해 기생 바이-폴라 트랜지스터(parasitic bi-polar Tr.)의 동작이 실제 동작을 위해 형성한 트랜지스터보다 먼저 동작하게 되는 현상이 발생한다.
이러한 원인들 중의 하나는 웰 영역의 불순물 이온이 소자 분리용 트렌치의 표면에 형성된 산화막으로 석출(segregation)되어 손실되기 때문이다. 예를 들어, NMOS 트랜지스터의 경우 소오스 접합부와 드레인 접합부 간의 전기적 단절을 위해형성하는 웰 영역은 보론 이온을 주입하여 형성하는데, 소자 분리용 트렌치를 형성한 이후에 진행되는 트렌치 월 산화공정(trench wall oxidation process)이나 열처리 공정시에 웰 영역의 보론이 트렌치의 표면에 형성된 산화막으로 석출되는 현상이 일어나 트렌치 측벽 부근의 보론 농도가 감소하게 되고, 이는 채널 영역의 보론의 농도를 감소 시키는 결과를 초래하게 된다.
트렌치 측벽 부근의 채널의 보론 농도가 감소한 상태에서 게이트 바이어스(gate bias)를 인가하면(트랜지스터 온 동작), NMOS 트랜지스터의 온 동작을 위한 작동 전압보다 훨씬 낮은 전압에서 소오스와 드레인 사이의 채널이 쉽게 반전(inversion)을 형성하게 만드는 기생 바이-폴라 트랜지스터가 동작하게 된다. 또한, 트렌치 측벽 부근의 채널의 보론 농도가 감소한 상태에서 게이트 바이어스를 인가하지 않은 NMOS 트랜지스터의 오프 동작을 보면, 원래 오프 전류는 소오스와 드레인에 가해져 있는 전압에 대해 발생하는 접합부(junction) 자체의 접합 누설 전류만 있어야 하지만, 트렌치 측벽 부근의 농도가 적은 채널 영역이 P-형 도판트(P-type dopant)의 전기적 장벽(barrier)이 낮기 때문에 이 부분에 의한 추가적인 누설 전류가 발생하게 된다.
이러한 현상은 트랜지스터의 설계시 목적하는 전압에서 온/오프 기능을 하고자하는 트랜지스터의 특성 왜곡을 가져와 원래 사용하고자 하는 NMOS 트랜지스터의 특성을 얻을 수 없게 된다. 즉, 트렌치 측벽 부근의 농도가 적은 채널 영역으로 인하여, NMOS 트랜지스터의 온 동작시 험프(hump) 특성이 발생하게 되고, NMOS 트랜지스터의 오프 동작시 소자 분리용 트렌치 측벽 쪽으로 누설 전류가 발생하게 소자의 전기적 특성 및 신뢰성을 저하시킬 뿐만 아니라 소자의 고집적화 실현을 어렵게한다.
따라서, 본 발명은 트랜지스터의 온 동작시 발생되는 험프 특성을 개선하고, 트랜지스터의 오프 동작시 트렌치 측벽의 누설전류 특성을 개선하여 소자의 전기적 특성 및 신뢰성을 향상시킬 뿐만 아니라, 소자의 고집적화를 실현할 수 있는 반도체 소자의 트렌치형 소자 분리막 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 1d는 본 발명의 실시예에 따른 반도체 소자의 트렌치형 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 식각 마스크층
13: 소자 분리용 트렌치 14: 산화막
15: 트렌치형 소자 분리막 100: 확산/석출 방지용 불순물 이온층
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 트렌치형 소자 분리막 형성 방법은 웰 형성 및 문턱전압 조절을 위한 이온 주입 공정이 실시된 반도체 기판 상에 필드 영역이 개방된 식각 마스크층을 형성하는 단계; 상기 식각 마스크층을 이용한 식각 공정으로 상기 반도체 기판에 소자 분리용 트렌치를 형성하는 단계; 상기 소자 분리용 트렌치의 표면을 따라 확산/석출 방지용 불순물 이온층을 형성하는 단계; 트렌치 월 산화공정을 실시하여 상기 소자 분리용 트렌치의 표면에 산화막을 형성하는 단계; 및 상기 소자 분리용 트렌치에 산화물을 채우고, 상기 식각 마스크층을 제거하여 트렌치형 소자 분리막을 형성하는 단계를 포함한다.
상기에서, 상기 확산/석출 방지용 불순물 이온층은 반도체 기판 내에서 확산이 거의 없고 산화물질에 대해 석출되는 효과가 거의 없는 특성을 갖고 상기 웰 영역에 주입된 불순물 이온과 동일한 불순물 타입을 갖는 이온으로 형성하는데, 상기 웰 영역은 붕소로 형성되고, 상기 확산/석출 방지용 불순물 이온층은 인듐으로 형성한다.
상기 확산/석출 방지용 불순물 이온층은 소오스로 In+를 이용하며, 도우즈는 1E11 ~ 1E12로 하고, 에너지는 20 ~ 50 keV로한 이온 주입 공정을 실시하고, 주입된 이온의 활성화를 위해 급속 어닐 공정을 실시하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 1d는 본 발명의 실시예에 따른 반도체 소자의 트렌치형 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 웰 형성 및 문턱전압 조절을 위한 이온 주입 공정이 실시된 반도체 기판(11) 상에 필드 영역(field region)이 개방된(open) 식각 마스크층(12)을 형성한다.
상기에서, 웰 형성 이온 주입 공정은 NMOS 트랜지스터일 경우 붕소(Boron)와 같은 P-타입의 불순물 이온을 사용하여 실시한다.
식각 마스크층(12)은 통상적으로 패드 산화막 및 패드 질화막이 적층된 구조나, 패드 산화막, 패드 폴리실리콘막 및 패드 질화막이 적층된 구조를 사용하며, NAND 플래쉬 메모리의 트랜지스터일 경우 게이트 산화막, 게이트용 폴리실리콘막 및 질화막이 적층된 구조가 될 수도 있다. 한편, 식각 마스크층(12)은 여기에 기재된 것에 한정하지 않고 여러 가지 층들로도 형성할 수 있다.
도 1b를 참조하면, 식각 마스크층(12)을 이용하여 반도체 기판(11)의 노출된 부분을 일정 깊이 식각하여 소자 분리용 트렌치(13)를 형성한다.
도 1c를 참조하면, 확산/석출 방지용 불순물 이온을 소자 분리용 트렌치(13)의 표면에 주입하고, 주입된 확산/석출 방지용 불순물 이온을 활성화(activation)시켜 소자 분리용 트렌치(13)의 표면을 따라 확산/석출 방지용 불순물 이온층(100)을 형성한다.
상기에서, 확산/석출 방지용 불순물 이온은 반도체 기판(11) 내에서 확산이 거의 없고 산화물질에 대해 석출되는 효과가 거의 없는 특성을 갖고 웰 영역에 주입된 불순물 이온과 동일한 불순물 타입을 갖는 이온인데, 웰 영역이 붕소로 형성된 경우 인듐(Indium)이 가장 적합하다. 인듐 주입 공정 조건은 소오스로 In+를 이용하며, 도우즈(dose)는 1E11 ~ 1E12로 하고, 에너지(energy)는 20 ~ 50 keV로 한다. 확산/석출 방지용 불순물 이온층(100) 형성을 위한 활성화 공정은 급속어닐(RTP anneal)을 이용하지만, 급속 어닐을 별도로 진행하지 않고 후속 공정인 트렌치 월 산화공정(trench wall oxidation process) 시의 열로서 활성화시킬 수 있다.
도 1d를 참조하면, 확산/석출 방지용 불순물 이온층(100)이 형성된 소자 분리용 트렌치(13)를 세정한 후, 트렌치 식각 공정에 의한 손상을 보상하고 트렌치 라운딩(trench rounding) 특성을 개선하기 위하여 트렌치 월 산화공정(trench wall oxidation process)을 실시하여 소자 분리용 트렌치(13)의 표면에 산화막(14)을 형성한다. 소자 분리용 트렌치(13)가 완전히 매립되도록 산화물을 증착하고, 증착된 산화물층을 화학적 기계적 연마 공정으로 연마하여 트렌치형 소자 분리막(15)을 형성한다.
이후, 식각 마스크층(12)을 제거하여 소자 분리막 형성 공정을 완료하는데, 만약 NAND 플래쉬 메모리의 트랜지스터와 같이 일부층이 소자의 구성 요소로 적용될 경우 상부층인 질화막만을 제거한다.
상술한 바와 같이, 본 발명은 웰 형성 및 문턱전압 조절을 위한 이온 주입 공정 후에 반도체 소자의 일부분을 식각하여 소자 분리용 트렌치를 형성하고, 반도체 기판 내에서 확산이 거의 없고 산화물질에 대해 석출되는 효과가 거의 없는 특성을 갖는 인듐과 같은 불순물 이온을 트렌치의 표면에 주입하여, 이후에 진행되는 산화공정이나 열처리 공정시에 웰 영역의 보론과 같은 불순물 이온이 트렌치의 표면에 형성된 산화막으로 석출되어 손실되는 양을 줄여주므로써, 트랜지스터의 온 동작시 발생되는 험프 특성을 개선하고, 트랜지스터의 오프 동작시 트렌치 측벽의 누설전류 특성을 개선하여 소자의 전기적 특성 및 신뢰성을 향상시킬 뿐만 아니라, 소자의 고집적화를 실현할 수 있다.

Claims (6)

  1. 웰 형성 및 문턱전압 조절을 위한 이온 주입 공정이 실시된 반도체 기판 상에 필드 영역이 개방된 식각 마스크층을 형성하는 단계;
    상기 식각 마스크층을 이용한 식각 공정으로 상기 반도체 기판에 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치의 표면을 따라 확산/석출 방지용 불순물 이온층을 형성하는 단계;
    트렌치 월 산화공정을 실시하여 상기 소자 분리용 트렌치의 표면에 산화막을 형성하는 단계; 및
    상기 소자 분리용 트렌치에 산화물을 채우고, 상기 식각 마스크층을 제거하여 트렌치형 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 트렌치형 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 확산/석출 방지용 불순물 이온층은 반도체 기판 내에서 확산이 거의 없고 산화물질에 대해 석출되는 효과가 거의 없는 특성을 갖고 상기 웰 영역에 주입된 불순물 이온과 동일한 불순물 타입을 갖는 이온으로 형성하는 반도체 소자의 트렌치형 소자 분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 웰 영역은 붕소로 형성되고, 상기 확산/석출 방지용 불순물 이온층은 인듐으로 형성하는 반도체 소자의 트렌치형 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 식각 마스크층은 패드 산화막 및 패드 질화막이 적층된 구조나, 패드 산화막, 패드 폴리실리콘막 및 패드 질화막이 적층된 구조인 반도체 소자의 트렌치형 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 식각 마스크층은 NAND 플래쉬 메모리의 트랜지스터에서는 게이트 산화막, 게이트용 폴리실리콘막 및 질화막이 적층된 구조인 반도체 소자의 트렌치형 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 확산/석출 방지용 불순물 이온층은 소오스로 In+를 이용하며, 도우즈는 1E11 ~ 1E12로 하고, 에너지는 20 ~ 50 keV로한 이온 주입 공정을 실시하고, 주입된 이온의 활성화를 위해 급속 어닐 공정을 실시하여 형성하는 반도체 소자의 트렌치형 소자 분리막 형성 방법.
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