CN110858545B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：形成衬底，衬底包括隔离区，隔离区的衬底上形成有伪鳍部；在伪鳍部露出的衬底上形成第一隔离层，第一隔离层至少覆盖伪鳍部的部分侧壁；形成第一隔离层后，对隔离区的衬底进行离子掺杂处理，在隔离区的衬底内形成阱区；在隔离区的衬底内形成阱区后，刻蚀伪鳍部。本发明实施例通过伪鳍部，有利于提高隔离区的图形密度，有利于避免第一隔离层的顶部发生凹陷问题的概率，使第一隔离层的厚度均一性较好，相应有利于提高后续对隔离区的衬底进行离子掺杂处理的均一性，使形成的阱区深度均一性较好，有利于降低半导体结构的电学性能发生差异问题的概率，提升了半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成衬底，所述衬底包括隔离区，所述隔离区的衬底上形成有伪鳍部；在所述伪鳍部露出的衬底上形成第一隔离层，所述第一隔离层至少覆盖所述伪鳍部的部分侧壁；形成所述第一隔离层后，对所述隔离区的衬底进行离子掺杂处理，在所述隔离区的衬底内形成阱区；在所述隔离区的衬底内形成阱区后，刻蚀所述伪鳍部。
可选的，在所述伪鳍部露出的衬底上形成第一隔离层的步骤包括：在所述伪鳍部露出的衬底上形成第一隔离膜，所述第一隔离膜覆盖所述伪鳍部顶部；对所述第一隔离膜顶部进行平坦化处理，保留剩余的第一隔离膜作为所述第一隔离层。
可选的，对所述第一隔离膜顶部进行平坦化处理的步骤中，所述平坦化处理采用的工艺为化学机械研磨工艺和干法刻蚀工艺中的一种或两种。
可选的，所述第一隔离层的厚度为100nm至200nm。
可选的，在所述伪鳍部露出的衬底上形成第一隔离层之前，所述伪鳍部顶部形成有鳍部掩膜层；在所述伪鳍部露出的衬底上形成第一隔离层的步骤中，所述第一隔离层顶部与所述鳍部掩膜层顶部齐平。
可选的，对所述隔离区的衬底进行离子掺杂处理的步骤中，所述离子掺杂处理采用的工艺为离子注入工艺。
可选的，所述离子掺杂处理的参数包括：注入离子为N型离子，注入能量为100KeV至250KeV，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米，注入角度为0度至15度；或者，注入离子为P型离子，注入能量为40KeV至80KeV，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米，注入角度为0度至15度。
可选的，形成所述衬底的步骤中，所述衬底还包括器件区；形成所述衬底和伪鳍部的步骤包括：提供初始基底；图形化所述初始基底，形成衬底以及凸出于所述衬底的鳍部，所述衬底包括相邻的所述器件区和隔离区，位于所述隔离区的衬底上的鳍部用于作为所述伪鳍部。
可选的，形成所述衬底和鳍部后，沿所述鳍部的延伸方向，所述鳍部横跨所述器件区和隔离区。
可选的，在所述隔离区的衬底内形成阱区后，还包括：刻蚀所述第一隔离层；刻蚀所述伪鳍部和第一隔离层后，在所述隔离区的衬底上形成第二隔离层。
可选的，所述第二隔离层和所述第一隔离层的材料相同。
可选的，刻蚀伪鳍部的工艺为干法刻蚀工艺。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括隔离区；伪鳍部，凸出于所述隔离区的衬底上；隔离层，位于所述伪鳍部露出的衬底上，所述隔离层至少覆盖所述伪鳍部的部分侧壁；阱区，位于所述隔离区的衬底内。
可选的，所述隔离层的厚度为100nm至200nm。
可选的，所述半导体结构还包括位于所述伪鳍部顶部的鳍部掩膜层，所述隔离层顶部与所述鳍部掩膜层顶部齐平。
可选的，所述阱区内的掺杂离子为N型离子，所述N型离子的掺杂浓度为1.0E18原子每立方厘米至5.0E19原子每立方厘米；或者，所述阱区内的掺杂离子为P型离子，所述P型离子的掺杂浓度为1.0E18原子每立方厘米至5.0E19原子每立方厘米。
可选的，沿所述衬底表面的法线方向上，所述阱区的深度为100nm至500nm。
可选的，所述衬底还包括器件区；所述半导体结构还包括：鳍部，凸出于所述器件区和隔离区的衬底上，位于所述隔离区衬底上的鳍部用于作为所述伪鳍部。
可选的，沿所述鳍部的延伸方向，所述鳍部横跨所述器件区和隔离区。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述隔离区的衬底上形成伪鳍部后，在所述伪鳍部露出的衬底上形成第一隔离层，所述第一隔离层至少覆盖所述伪鳍部的部分侧壁，通过所述伪鳍部，有利于提高所述隔离区的图形密度，从而有利于避免所述第一隔离层的顶部发生凹陷(dishing)问题的概率，使所述第一隔离层的厚度均一性较好，相应有利于提高后续对所述隔离区的衬底进行离子掺杂处理的均一性，使形成的阱区深度均一性较好，有利于降低半导体结构的电学性能发生差异(variation)问题的概率，提升了半导体结构的电学性能。
可选方案中，所述第一隔离层的厚度为100nm至200nm。所述第一隔离层的厚度较大，后续在所述隔离区的衬底内形成阱区的过程中，有利于使阱区沿所述衬底表面法线方向的深度不会过深，从而有利于提高所述隔离区的电阻，进而提高所述隔离区用于隔离相邻器件的作用，进一步提升半导体结构的电学性能。
可选方案中，在所述伪鳍部露出的衬底上形成第一隔离层之前，所述伪鳍部顶部形成有鳍部掩膜层；在所述伪鳍部露出的衬底上形成第一隔离层的步骤中，所述第一隔离层顶部与所述鳍部掩膜层顶部齐平，所述鳍部掩膜层顶部作为平坦化处理的停止位置，不仅有利于提高所述第一隔离层的厚度均一性，还有利于降低形成所述第一隔离层的工艺难度，有利于提高工艺制造效率，而且，所述第一隔离层的厚度较大，在后续对所述隔离区的衬底进行离子掺杂处理的过程中，有利于改善离子掺杂过深的问题，从而有利于提高所述隔离区的电阻，进而提高所述隔离区用于隔离相邻器件的作用。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图15是第一隔离层顶部凹陷问题的严重程度与相邻鳍部之间距离的关系曲线图；
图16至图17是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，半导体器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1至图3，图1是俯视图(仅示意出鳍部和阱区)，图2是图1沿bb1方向的剖视图，图3是图1沿aa1方向的剖视图，形成衬底500(如图2和图3所示)，所述衬底500包括器件区II以及位于相邻器件区II之间的隔离区I，所述器件区II的衬底500上形成有鳍部510；在所述鳍部510露出的衬底500上形成隔离层511(如图2和图3所示)；形成隔离层511后，对所述隔离区I的衬底500进行离子掺杂处理，在所述隔离区I的衬底500内形成阱区520。
由于相邻器件区II鳍部510之间的距离较大，在所述鳍部510露出的衬底500上形成隔离层511的过程中，容易导致所述隔离层511顶部发生凹陷的问题，进而容易降低所述隔离层511的厚度均一性，相应容易降低后续对所述隔离区I的衬底500进行离子掺杂处理的均一性，使形成的阱区520深度均一性较差，进而容易提高半导体结构的电学性能发生差异问题的概率，降低了半导体结构的电学性能。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：形成衬底，所述衬底包括隔离区，所述隔离区的衬底上形成有伪鳍部；在所述伪鳍部露出的衬底上形成第一隔离层，所述第一隔离层至少覆盖所述伪鳍部的部分侧壁；形成所述第一隔离层后，对所述隔离区的衬底进行离子掺杂处理，在所述隔离区的衬底内形成阱区；在所述隔离区的衬底内形成阱区后，刻蚀所述伪鳍部。
本发明实施例在所述隔离区的衬底上形成伪鳍部后，在所述伪鳍部露出的衬底上形成第一隔离层，所述第一隔离层至少覆盖所述伪鳍部的部分侧壁，通过所述伪鳍部，有利于提高所述隔离区的图形密度，从而有利于避免所述第一隔离层的顶部发生凹陷问题的概率，使所述第一隔离层的厚度均一性较好，相应有利于提高后续对所述隔离区的衬底进行离子掺杂处理的均一性，使形成的阱区深度均一性较好，有利于降低半导体结构的电学性能发生差异问题的概率，提升了半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4至图6，图4是俯视图(未示意出鳍部掩膜层)，图5是图4沿BB1方向的剖视图，图6是图4沿AA1方向的剖视图，形成衬底100，所述衬底100包括隔离区I，所述隔离区I的衬底100上形成有伪鳍部110。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
具体地，所述衬底100包括隔离区I，所述隔离区I的衬底100用于形成半导体结构的隔离结构。本实施例中，所述隔离区I的衬底100上形成有伪鳍部110。后续制程还包括：在所述伪鳍部110露出的衬底100上形成第一隔离层。通过所述伪鳍部110，有利于提高所述隔离区I的图形密度，从而有利于避免所述第一隔离层的顶部发生凹陷问题的概率，使所述第一隔离层的厚度均一性较好，当后续对所述隔离区I的衬底100进行离子掺杂处理以形成阱区时，相应有利于所述离子掺杂处理的均一性，使所述阱区深度均一性较好，有利于降低半导体结构的电学性能发生差异问题的概率，提升了半导体结构的电学性能。
所述伪鳍部110的材料与所述衬底100的材料相同。本实施例中，所述伪鳍部110的材料为硅。其他实施例中，所述伪鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，形成所述衬底100的步骤中，所述衬底100还包括器件区II。所述器件区II的衬底100用于形成NMOS器件和PMOS器件中的一种或多种。因此，所述器件区II的衬底100上形成有鳍部115。
本实施例中，所述伪鳍部110和鳍部115在同一工艺步骤中形成。具体地，形成所述衬底100和伪鳍部110的步骤包括：提供初始基底；图形化所述初始基底，形成衬底100以及凸出于所述衬底100的鳍部115，所述衬底100包括相邻的器件区II和隔离区I，位于所述隔离区I的衬底100上的鳍部115(如图4中虚线框所示)用于作为所述伪鳍部110，所述隔离区I的伪鳍部110和所述器件区II的鳍部115的高度相等。
本实施例中，形成所述衬底100和鳍部115后，沿所述鳍部115的延伸方向，所述鳍部115横跨所述器件区II和隔离区I。相应的，所述器件区II的鳍部115和所述隔离区I的伪鳍部110是一体结构，因此，沿所述鳍部115的延伸方向，相邻器件区II的鳍部115的位置相对应，有利于简化后续形成接触孔插塞的工艺步骤，提高工艺制造效率。
结合参考图5和图6，所述伪鳍部110的顶部上形成有鳍部掩膜层120。
所述鳍部掩膜层120用于在形成所述伪鳍部110的过程中起到刻蚀掩膜的作用。
在后续制程中，所述鳍部掩膜层120还用于保护伪鳍部110顶部，而且，后续在所述伪鳍部110露出的衬底100上形成第一隔离层的步骤中，所述鳍部掩膜层120顶部用于定义平坦化处理的停止位置，有利于提高所述第一隔离层的厚度均一性，还有利于降低形成所述第一隔离层的工艺难度，从而有利于提高工艺制造效率。
本实施例中，所述鳍部掩膜层120的材料为氮化硅。氮化硅的硬度和致密度较高，因此能够较好地使所述鳍部掩膜层120在后续平坦化处理的过程中起到定义刻蚀停止的作用。
需要说明的是，由于所述器件区II的衬底100上形成有鳍部115，因此所述鳍部掩膜层120还位于所述器件区II的鳍部115顶部。
参考图7至图8，图7是基于图5的剖面图，图8是基于图7沿鳍部延伸方向的剖面图，在所述伪鳍部110露出的衬底100上形成第一隔离层111，所述第一隔离层111至少覆盖所述伪鳍部110的部分侧壁。
所述第一隔离层111用于为后续形成隔离结构提供工艺基础，从而实现对相邻器件之间的隔离作用。
所述第一隔离层111的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离层111的材料为氧化硅。
具体地，在所述伪鳍部110露出的衬底100上形成第一隔离层111的步骤包括：在所述伪鳍部110露出的衬底100上形成第一隔离膜(图未示)，所述第一隔离膜覆盖所述伪鳍部110顶部；对所述第一隔离膜顶部进行平坦化处理，保留剩余的第一隔离膜作为所述第一隔离层111。
通过对所述第一隔离膜顶部进行平坦化处理，从而有利于提高所述第一隔离层111的表面平坦度。而且，结合参考图15，图15是第一隔离层111顶部凹陷问题的严重程度与相邻鳍部之间距离的关系曲线图，横坐标表示相邻鳍部之间的距离，纵坐标表示第一隔离层111顶部凹陷问题的严重程度。由图15可知，随着相邻鳍部之间距离的增大，所述第一隔离层111顶部发生凹陷问题的严重程度也随之增加。
本实施例中，所述隔离区I的衬底100上形成有伪鳍部110，与隔离区未形成有伪鳍部的方案相比，所述伪鳍部110的设置有利于提高所述隔离区I的图形密度，从而有利于避免在对所述第一隔离膜顶部进行平坦化处理的过程中，所述第一隔离层111的顶部发生凹陷问题的概率，使所述第一隔离层111的厚度均一性得到提高；后续制程还包括对所述隔离区I的衬底100进行离子掺杂处理，从而在所述隔离区I的衬底100内形成阱区，所述第一隔离层111的厚度均一性得到提高，相应有利于所述离子掺杂处理的均一性，使所述阱区深度均一性较好。
所述平坦化处理采用的工艺为化学机械研磨工艺和干法刻蚀工艺中的一种或两种。
本实施例中，所述平坦化处理采用的工艺为化学机械研磨工艺。
需要说明的是，所述第一隔离层111的厚度不宜过小，也不宜过大。如果所述第一隔离层111的厚度过小，则容易导致后续在所述隔离区I的衬底100内形成阱区的过程中，所述阱区沿所述衬底100表面法线方向的深度过深，从而容易降低所述隔离区I的电阻，进而降低所述隔离区I用于隔离相邻器件的作用，进一步降低半导体结构的电学性能；如果所述第一隔离层111的厚度过大，则容易导致对所述隔离区I的衬底100进行离子掺杂处理的过程中，离子难以掺杂到预设深度内，而且，后续制程还包括：刻蚀所述第一隔离层111，所述第一隔离层111的厚度过大，相应容易提高刻蚀所述第一隔离层111的工艺难度和复杂度。为此，本实施例中，所述第一隔离层111的厚度为100nm至200nm。
本实施例中，所述第一隔离层111顶部与所述鳍部掩膜层120顶部齐平。
所述鳍部掩膜层120顶部能够在所述平坦化处理的过程中定义停止位置，通过使所述第一隔离层111顶部与所述鳍部掩膜层120顶部齐平，不仅有利于提高所述第一隔离层111的厚度均一性，还有利于降低形成所述第一隔离层111的工艺难度，从而有利于提高工艺制造效率。
在其他实施例中，根据实际工艺需求，所述第一隔离层111顶部还可以低于或高于所述鳍部掩膜层120顶部。
需要说明的是，所述器件区II的衬底100上形成有鳍部115，因此形成所述第一隔离层111的步骤中，所述第一隔离层111还形成于所述器件区II的鳍部115露出的衬底100上。
参考图9至图10，图9是基于图7的剖面图，图10是基于图9沿鳍部延伸方向的剖面图，形成所述第一隔离层111后，对所述隔离区I的衬底100进行离子掺杂处理200，在所述隔离区I的衬底100内形成阱区130。
所述阱区130用于形成电阻器件。
由前述可知，所述第一隔离层111的厚度均一性较好，因此形成的阱区130深度均一性较好，有利于降低半导体结构的电学性能发生差异问题的概率，提升了半导体结构的电学性能。
而且，在半导体领域中，一般在形成浅沟槽隔离结构后对所述衬底进行离子掺杂处理以形成阱区，本实施例中，在形成浅沟槽隔离结构之前形成所述阱区130，由于所述第一隔离层111的厚度较大，因此所述阱区130沿所述衬底100表面法线方向的深度不会过深，从而有利于提高所述隔离区I的电阻，进而有利于提高所述隔离区I用于隔离相邻器件的作用，进一步提升半导体结构的电学性能。
本实施例中，所述离子掺杂处理200采用的工艺为离子注入工艺，所述离子掺杂处理200的掺杂离子为N型离子或P型离子。
需要说明的是，所述离子注入工艺的注入能量不宜过小，也不宜过大。如果注入能量过小，则容易导致所述掺杂离子不能注入到预设深度内；如果注入能量过大，则容易导致所述阱区130沿所述衬底100表面的法线方向的深度过深，从而容易降低所述隔离区I的电阻，进而降低所述隔离区I用于隔离相邻器件的作用。为此，本实施例中，当注入离子为N型离子时，注入能量为100KeV至250KeV，当注入离子为P型离子时，注入能量为40KeV至80KeV。
还需要说明的是，所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则容易导致所述阱区130的掺杂离子浓度相应过低，从而使所述电阻器件难以达到预设的阻值范围，而且，注入剂量过小时，所述离子注入工艺容易受到机台能力的限制或无法达到有效的离子注入深度；如果注入剂量过大，则容易导致所述阱区130的掺杂离子相应过高，进而容易导致所述隔离区I的电阻相应过低，进一步容易降低所述隔离区I用于隔离相邻器件的作用。为此，本实施例中，注入离子为N型离子，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米；或者，注入离子为P型离子，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米。
此外，所述离子注入工艺的注入角度不宜过大。如果注入角度过大，则容易将掺杂离子注入到与所述隔离区I相邻的器件区II鳍部115内，从而容易对半导体结构的电学性能造成不良影响。为此，本实施例中，所述离子注入工艺的注入角度为0度至15度。
参考图11至图12，图11是基于图9的剖面图，图12是基于图11沿鳍部延伸方向的剖面图，在所述隔离区I的衬底100内形成阱区130后，刻蚀所述伪鳍部110。
通过刻蚀所述伪鳍部110，有利于避免所述伪鳍部110对半导体结构的电学性能造成不良影响。
本实施例中，刻蚀伪鳍部110的工艺为干法刻蚀工艺。
干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，而且有利于降低刻蚀所述伪鳍部110的过程中，对所述衬底100的影响。
在其他实施例中，还可使用湿法刻蚀工艺，或者干法和湿法相结合的工艺刻蚀所述伪鳍部。
需要说明的是，所述伪鳍部110顶部上形成有鳍部掩膜层120(如图9所示)，因此刻蚀所述伪鳍部110之前，还包括：去除位于所述伪鳍部110顶部的鳍部掩膜层120。
还需要说明的是，本实施例中，刻蚀所述伪鳍部110的步骤中，还刻蚀了所述隔离区I的第一隔离层111。
在对所述隔离区I的衬底100进行离子掺杂处理的过程中，所述第一隔离层111内通常也掺杂有离子，通过刻蚀所述隔离区I的第一隔离层111，去除部分掺杂有离子的第一隔离层111材料，有利于避免含有掺杂离子的第一隔离层111对半导体结构的电学性能造成不良影响。
本实施例中，为简化工艺步骤，在刻蚀所述伪鳍部110的步骤中，刻蚀所述隔离区I的第一隔离层111。在其他实施例中，还可以将刻蚀所述伪鳍部110和所述隔离区I的第一隔离层111的步骤分开进行。
结合参考图13至图14，图13是基于图11的剖面图，图14是基于图13沿鳍部延伸方向的剖面图，刻蚀所述伪鳍部110和隔离区I的第一隔离层111后，在所述隔离区I的衬底100上形成第二隔离层140。
本实施例中，通过形成所述第二隔离层140，从而为后续形成隔离结构提供工艺基础。
本实施例中，为了降低形成所述第二隔离层140的工艺难度，所述第二隔离层140顶部和所述器件区II的鳍部掩膜层120顶部齐平。相应的，所述第二隔离层140顶部和所述器件区I的第一隔离层111顶部齐平。
所述第二隔离层140的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，为了提高工艺兼容性，所述第二隔离层140的材料和所述第一隔离层111的材料相同，所述第二隔离层140的材料为氧化硅。
需要说明的是，后续制程还包括：对所述第二隔离层140和第一隔离层111进行回刻蚀处理，去除部分厚度的第二隔离层140和第一隔离层111，保留剩余第二隔离层140和第一隔离层111作为隔离结构，所述隔离结构用于作为浅沟槽隔离结构，从而对相邻器件起到隔离作用。
相应的，本发明还提供一种半导体结构。参考图16至图17，示出了本发明半导体结构一实施例的结构示意图，图16为隔离区I沿垂直于鳍部延伸方向的剖视图，图17是基于图16沿鳍部延伸方向的剖视图。
所述半导体结构包括：衬底300，所述衬底300包括隔离区I；伪鳍部310，凸出于所述隔离区I的衬底300上；隔离层311，位于所述伪鳍部310露出的衬底300上，所述隔离层311至少覆盖所述伪鳍部310的部分侧壁；阱区330，位于所述隔离区I的衬底300内。
所述衬底300为半导体结构的形成提供工艺平台。
本实施例中，所述衬底300为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
具体地，所述衬底300包括隔离区I，所述隔离区I的衬底300用于形成半导体结构的隔离结构。
本实施例中，所述隔离区I的衬底300上形成有所述伪鳍部310。与隔离区未形成有伪鳍部的方案相比，通过所述伪鳍部310，有利于提高所述隔离区I的图形密度，从而有利于避免所述隔离层311的顶部发生凹陷问题的概率，使所述隔离层311的厚度均一性较好，由于所述阱区330在形成所述隔离层311后通过对所述隔离区I的衬底300进行离子掺杂处理所形成，因此所述离子掺杂处理的均一性相应较好，从而使所述阱区330的深度均一性较好，有利于降低半导体结构的电学性能发生差异问题的概率。
所述伪鳍部310的材料与所述衬底300的材料相同。本实施例中，所述伪鳍部310的材料为硅。其他实施例中，所述伪鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述衬底300还包括器件区II。所述器件区II的衬底300用于形成NMOS器件和PMOS器件中的一种或两种。因此，所述器件区II的衬底300上形成有鳍部315。
本实施例中，所述鳍部315凸出于所述器件区II和隔离区I的衬底300上，位于所述隔离区I衬底300上的鳍部315用于作为所述伪鳍部310，所述隔离区I的伪鳍部310和所述器件区II的鳍部315的高度相等。
本实施例中，沿所述鳍部315的延伸方向，所述鳍部315横跨所述器件区II和隔离区I。相应的，所述器件区II的鳍部315和所述隔离区I的伪鳍部310是一体结构，因此，沿所述鳍部315的延伸方向，相邻器件区II的鳍部315的位置相对应，有利于简化后续形成接触孔插塞的工艺步骤。
需要说明的是，所述半导体结构还包括：鳍部掩膜层320，位于所述伪鳍部310的顶部上。
所述鳍部掩膜层320用于在形成所述伪鳍部310的过程中起到刻蚀掩膜的作用。
在半导体结构的形成过程中，所述鳍部掩膜层320还用于保护伪鳍部310顶部，而且，形成所述隔离层311的步骤通常包括平坦化处理，所述鳍部掩膜层320顶部用于定义平坦化处理的停止位置，有利于提高所述隔离层311的厚度均一性，还有利于降低形成所述隔离层311的工艺难度，从而有利于提高工艺制造效率。
本实施例中，所述鳍部掩膜层320的材料为氮化硅。氮化硅的硬度和致密度较高，因此能够较好地使所述鳍部掩膜层320在所述平坦化处理的过程中起到定义刻蚀停止的作用。
需要说明的是，由于所述器件区II的衬底300上形成有鳍部315，因此所述鳍部掩膜层320还位于所述器件区II的鳍部315顶部。
所述隔离层311用于为后续形成隔离结构提供工艺基础，从而实现对相邻器件之间的隔离作用。
所述隔离层311的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层311的材料为氧化硅。
需要说明的是，由于所述阱区330在形成所述隔离层311后通过对所述隔离区I的衬底300进行离子掺杂处理的方式所形成，因此所述隔离层311的厚度不宜过小，也不宜过大。如果所述隔离层311的厚度过小，则容易导致在形成所述阱区330的过程中，所述阱区330沿所述衬底300表面法线方向的深度过深，从而容易降低所述隔离区I的电阻，进而降低所述隔离区I用于隔离相邻器件的作用，进一步降低半导体结构的电学性能；如果所述隔离层311的厚度过大，则容易导致形成所述阱区330的过程中，所述阱区330难以形成到预设深度内，而且，还容易提高后续刻蚀所述隔离区I的隔离层311的工艺难度和复杂度。为此，本实施例中，所述隔离层311的厚度为100nm至200nm。
本实施例中，所述隔离层311顶部与所述鳍部掩膜层320顶部齐平。
本实施例中，形成所述隔离层311的步骤包括平坦化处理，所述鳍部掩膜层320顶部能够在所述平坦化处理的过程中定义停止位置，通过使所述隔离层311顶部与所述鳍部掩膜层320顶部齐平，不仅有利于提高所述第一隔离层311的厚度均一性，还有利于降低形成所述第一隔离层311的工艺难度，从而有利于提高工艺制造效率。
在其他实施例中，根据实际工艺需求，所述第一隔离层311顶部还可以低于或高于所述鳍部掩膜层320顶部。
需要说明的是，所述器件区II的衬底300上形成有鳍部315，因此所述隔离层311还位于所述器件区II的鳍部315露出的衬底300上。
所述阱区330用于形成电阻器件。
本实施例中，在形成所述隔离层311后，在所述衬底300内形成阱区。由前述可知，所述第一隔离层311的厚度均一性较好，因此，所述阱区330的深度均一性相应较好，有利于降低半导体结构的电学性能发生差异问题的概率，提升了半导体结构的电学性能。
而且，在半导体领域中，一般在形成浅沟槽隔离结构后对所述衬底进行离子掺杂处理以形成阱区，本实施例中，在形成浅沟槽隔离结构之前形成所述阱区330，由于所述隔离层311的厚度较大，因此所述阱区330沿所述衬底300表面法线方向的深度不会过深，从而有利于提高所述隔离区I的电阻，进而有利于提高所述隔离区I用于隔离相邻器件的作用，进一步提升半导体结构的电学性能。
需要说明的是，所述阱区330内的离子掺杂浓度不宜过小，也不宜过大。如果所述阱区330内的离子掺杂浓度过小，则形成的电阻器件的电阻值相应过高；如果所述阱区330内的离子掺杂浓度过大，则形成的电阻器件的电阻值相应过低。本实施例中，为合理设定所述阱区330内的离子掺杂浓度以使形成的电阻器件的电阻值在预设范围内，当所述阱区330内的掺杂离子为N型离子时，所述N型离子的掺杂浓度为1.0E18原子每立方厘米至5.0E19原子每立方厘米；当所述阱区330内的掺杂离子为P型离子时，所述P型离子的掺杂浓度为1.0E18原子每立方厘米至5.0E19原子每立方厘米。
需要说明的是，沿所述衬底300表面的法线方向上，所述阱区330的深度不宜过小，也不宜过大。如果所述阱区330的深度过小，则在容易增加在对所述隔离区I的衬底300进行离子掺杂处理的工艺难度，而且，还容易将离子掺杂到所述伪鳍部310上，从而容易对半导体结构的电学性能造成不良影响；如果所述阱区330的深度过大，则容易导致所述隔离区I的电阻器件阻值过小，从而容易降低所述隔离区I用于隔离相邻器件的作用。为此，本实施例中，所述阱区的深度为100nm至500nm。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
形成衬底，所述衬底包括隔离区，所述隔离区的衬底上形成有伪鳍部；
在所述伪鳍部露出的衬底上形成第一隔离层，所述第一隔离层至少覆盖所述伪鳍部的部分侧壁；
形成所述第一隔离层后，对所述隔离区的衬底进行离子掺杂处理，在所述隔离区的衬底内形成阱区；
在所述隔离区的衬底内形成阱区后，刻蚀所述伪鳍部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述伪鳍部露出的衬底上形成第一隔离层的步骤包括：在所述伪鳍部露出的衬底上形成第一隔离膜，所述第一隔离膜覆盖所述伪鳍部顶部；
对所述第一隔离膜顶部进行平坦化处理，保留剩余的第一隔离膜作为所述第一隔离层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述第一隔离膜顶部进行平坦化处理的步骤中，所述平坦化处理采用的工艺为化学机械研磨工艺和干法刻蚀工艺中的一种或两种。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层的厚度为100nm至200nm。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述伪鳍部露出的衬底上形成第一隔离层之前，所述伪鳍部顶部形成有鳍部掩膜层；
在所述伪鳍部露出的衬底上形成第一隔离层的步骤中，所述第一隔离层顶部与所述鳍部掩膜层顶部齐平。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述隔离区的衬底进行离子掺杂处理的步骤中，所述离子掺杂处理采用的工艺为离子注入工艺。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述离子掺杂处理的参数包括：注入离子为N型离子，注入能量为100KeV至250KeV，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米，注入角度为0度至15度；
或者，
注入离子为P型离子，注入能量为40KeV至80KeV，注入剂量为1.0E13原子每平方厘米至1.0E15原子每平方厘米，注入角度为0度至15度。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底的步骤中，所述衬底还包括器件区；
形成所述衬底和伪鳍部的步骤包括：提供初始基底；图形化所述初始基底，形成衬底以及凸出于所述衬底的鳍部，所述衬底包括相邻的所述器件区和隔离区，位于所述隔离区的衬底上的鳍部用于作为所述伪鳍部。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述衬底和鳍部后，沿所述鳍部的延伸方向，所述鳍部横跨所述器件区和隔离区。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离区的衬底内形成阱区后，还包括：刻蚀所述第一隔离层；
刻蚀所述伪鳍部和第一隔离层后，在所述隔离区的衬底上形成第二隔离层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二隔离层和所述第一隔离层的材料相同。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀伪鳍部的工艺为干法刻蚀工艺。
13.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括隔离区；
伪鳍部，凸出于所述隔离区的衬底上；
隔离层，位于所述伪鳍部露出的衬底上，所述隔离层至少覆盖所述伪鳍部的部分侧壁；
阱区，位于所述隔离区的衬底内。
14.如权利要求13所述的半导体结构，其特征在于，所述隔离层的厚度为100nm至200nm。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述半导体结构还包括位于所述伪鳍部顶部的鳍部掩膜层，所述隔离层顶部与所述鳍部掩膜层顶部齐平。
16.如权利要求13所述的半导体结构，其特征在于，所述阱区内的掺杂离子为N型离子，所述N型离子的掺杂浓度为1.01E18原子每立方厘米至5.0E19原子每立方厘米；
或者，所述阱区内的掺杂离子为P型离子，所述P型离子的掺杂浓度为1.0E18原子每立方厘米至5.0E19原子每立方厘米。
17.如权利要求13所述的半导体结构，其特征在于，沿所述衬底表面的法线方向上，所述阱区的深度为100nm至500nm。
18.如权利要求13所述的半导体结构，其特征在于，所述衬底还包括器件区；
所述半导体结构还包括：鳍部，凸出于所述器件区和隔离区的衬底上，位于所述隔离区衬底上的鳍部用于作为所述伪鳍部。
19.如权利要求18所述的半导体结构，其特征在于，沿所述鳍部的延伸方向，所述鳍部横跨所述器件区和隔离区。
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