CN115148813A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供初始衬底；在所述初始衬底内形成初始第一阱区；在所述初始第一阱区表面形成第一沟道材料层；刻蚀所述第一沟道材料层和所述初始衬底，形成衬底以及位于衬底上的第一鳍部，以所述第一沟道材料层形成位于第一鳍部上的第一沟道层，以所述初始第一阱区形成第一阱区；在所述衬底表面形成隔离结构层，所述隔离结构层位于所述第一鳍部侧壁，且所述隔离结构层暴露出所述第一沟道层，第一阱区的形成过程所需要的热退火处理在形成所述第一沟道层前完成，且第一阱区形成时的注入面为平面衬底，离子注入的均匀性较好，有利于形成均匀的第一阱区和稳定的第一沟道层，从而提高器件的稳定性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在现有的半导体领域中，鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(MOSFET)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。
随着半导体技术的不断发展，鳍式场效应晶体管栅极尺寸也在不断的降低。此时，硼、磷掺杂离子分布宽度成为影响鳍式场效应晶体管的短沟道效应(short channeleffect,SCE)的重要因素。
采用现有鳍式场效应晶体管形成的半导体结构，性能亟需提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的第一鳍部以及所述第一鳍部上的第一沟道层；位于所述衬底上的第二鳍部以及所述第二鳍部上的第二沟道层，所述第二沟道层包括第一外延层和位于所述第一外延层上的第二外延层；位于所述衬底内的第一阱区，所述第一阱区延伸至所述第一鳍部内，且所述第一阱区顶部表面与所述第一鳍部顶部表面齐平；位于所述衬底内的第二阱区，所述第二阱区延伸至所述第二鳍部内，且所述第二阱区顶部表面与所述第二鳍部顶部表面齐平；位于所述衬底表面的隔离结构层，所述隔离结构层位于所述第一鳍部和所述第二鳍部侧壁，所述隔离结构层顶部表面与所述第一鳍部和所述第二鳍部顶部表面齐平，且暴露出所述第一沟道层和所述第二沟道层。
可选的，所述第一外延层的材料包括锗硅、碳化硅或碳磷化硅。
可选的，所述第一外延层的材料还包括硅、或磷化硅中的一者或两者。
可选的，所述第二外延层的材料包括硅。
可选的，所述第一沟道层的材料包括硅。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供初始衬底；在所述初始衬底内形成初始第一阱区；在所述初始第一阱区表面形成第一沟道材料层；刻蚀所述第一沟道材料层和所述初始衬底，形成衬底以及位于衬底上的第一鳍部，以所述第一沟道材料层形成位于第一鳍部上的第一沟道层，以所述初始第一阱区形成第一阱区；在所述衬底表面形成隔离结构层，所述隔离结构层位于所述第一鳍部侧壁，且所述隔离结构层暴露出所述第一沟道层。
可选的，在所述初始第一阱区表面形成第一沟道材料层前，还在所述初始衬底内形成初始第二阱区。
可选的，所述初始第一阱区和所述初始第二阱区的形成方法包括：在所述初始衬底表面形成第一掩膜层，所述第一掩膜层暴露出部分所述初始衬底表面；以所述第一掩膜层为掩膜，向所述初始衬底内注入第一掺杂离子，形成所述初始第一阱区；在所述初始衬底表面形成第二掩膜层，所述第二掩膜层位于所述初始第一阱区表面；以所述第二掩膜层为掩膜，向所述衬底内注入第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，形成所述初始第二阱区。
可选的，形成所述初始第二阱区后，形成所述隔离结构前，还形成第二鳍部以及位于所述第二鳍部上的第二沟道层；所述隔离结构层还位于所述第二鳍部侧壁，且暴露出所述第二沟道层。
可选的，所述第二鳍部和所述第二沟道层的形成方法包括：在所述初始第二阱区表面形成第二沟道材料层；刻蚀所述第二沟道材料层和所述初始第二阱区，形成所述第二鳍部以及位于所述第二鳍部上的第二沟道层，以所述初始第二阱区形成第二阱区。
可选的，形成第二沟道材料层前，形成初始第一阱区和初始第二阱区后，还包括：在所述初始衬底表面形成初始第一沟道材料层；在所述初始第一沟道材料层表面形成第三掩膜层，所述第三掩膜层暴露出所述初始第二阱区上的所述初始第一沟道材料层；以所述第三掩膜层为掩膜，刻蚀所述初始第一沟道材料层，直到暴露出所述初始第二阱区表面，形成所述第一沟道材料层。
可选的，所述第二沟道层包括第一外延层和位于所述第一外延层上的第二外延层；所述第二沟道层的形成方法包括：在所述初始第二阱区上形成第一外延材料层；在所述第一外延材料层上形成第二外延材料层，以所述第一外延材料层和所述第二外延材料层作为第二沟道材料层；所述第一外延材料层被刻蚀形成第一外延层，所述第二外延材料层被刻蚀形成第二外延层。
可选的，所述初始第一阱区的形成工艺包括离子注入工艺，所述离子注入工艺的工艺参数包括：掺杂离子为N型离子或P型离子；所述掺杂离子包括磷离子，所述磷离子的浓度范围为6E12 atom/cm3至6E13 atom/cm3，能量范围为50KeV至300KeV；所述掺杂离子包括硼离子，所述硼离子的浓度范围为6E12 atom/cm3至6E13 atom/cm3，能量范围为10KeV至120KeV。
可选的，所述隔离结构层的形成方法包括：在所述衬底表面形成隔离材料层，所述隔离材料层位于所述第一鳍部侧壁、所述第一沟道层侧壁和顶部表面；平坦化所述隔离材料层，直到暴露出所述第一沟道层顶部表面；回刻所述隔离材料层，直到暴露出所述第一沟道层。
可选的，所述第一沟道层还包括第一外延层以及位于所述第一外延层上的第二外延层；所述第一鳍部的形成方法还包括：所述第一沟道材料层包括第一外延材料层和第二外延材料层；所述第一外延材料层被刻蚀形成第一外延层，所述第二外延材料层被刻蚀形成第二外延层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，刻蚀所述第一沟道材料层和所述初始衬底，形成衬底以及位于衬底上的第一鳍部，以所述第一沟道材料层形成位于第一鳍部上的第一沟道层，以所述初始第一阱区形成第一阱区；在所述衬底表面形成隔离结构层，所述隔离结构层位于所述第一鳍部侧壁，且所述隔离结构层暴露出所述第一沟道层。由于第一阱区的形成过程所需要的热退火处理在形成所述第一沟道层前完成，避免了因热退火过程使掺杂剂由第一阱区扩散到所述第一沟道层的情况，减少后续形成的器件的沟道内掺杂剂浓度的变化；另一方面，第一阱区形成时的注入面为平面衬底，相比于向形成有鳍部的衬底注入离子的过程，离子注入的均匀性较好，进而有利于形成均匀的第一阱区，从而提高器件的稳定性。
进一步，在所述第一阱区表面形成第一沟道材料层前，还在所述初始衬底内形成初始第二阱区，由于离子注入的均匀性提高，利于优化所述第一阱区和所述第二阱区之间的PN界面，整体上提高器件的稳定性。
进一步，所述第二沟道层包括第一外延层和位于所述第一外延层上的第二外延层。所述第二外延层和所述第一外延层用于形成第二阱区上器件的沟道层，所述第一外延层位于所述第二外延层和所述第二阱区之间，所述第一外延层用于阻挡所述第二阱区的离子进入所述第二外延层内，从而提高了第二阱区上器件的沟道层内掺杂离子浓度的稳定性，进而提高器件的电性能。
进一步，所述第一外延层的材料包括锗硅、碳化硅或碳磷化硅。当所述第二阱区用于形成PMOS器件的阱区时，所述第一外延层的材料可以采用锗硅。一方面，锗硅材料可以阻挡第二阱区内的掺杂离子进入所述第二外延层内。另一方面，锗硅材料可以为PMOS器件的沟道提供压应力，从而提高PMOS器件的速度。同样的，当所述第二阱区用于形成NMOS器件时，所述第一外延层的材料可以采用碳化硅或碳磷化硅。一方面，碳化硅或碳磷化硅可以阻挡第二阱区内的掺杂离子进入所述第二外延层内。另一方面，碳化硅或碳磷化硅可以为NMOS器件的沟道提供张应力，从而提高NMOS器件的速度。
进一步，所述第一外延层的材料还包括硅、或磷化硅中的一者或两者。硅、或磷化硅用于进一步阻挡第二阱区内的掺杂剂向第二外延层内的扩散，从而提高了第二阱区上器件的沟道层内掺杂离子浓度的稳定性，进而提高器件的电性能。
附图说明
图1至图4是一种半导体结构形成过程的剖面示意图；
图5至图10是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，采用现有的FinFET技术形成的半导体结构，性能亟需提升。现结合一种半导体结构进行说明分析。
图1至图4是一种半导体结构形成过程的剖面示意图。
请参考图1，提供衬底，所述衬底包括基底101，以及位于所述基底101上的鳍部102，所述基底101包括第一区I和第二区II；在所述衬底上形成隔离材料层(图中未标出)，所述隔离材料层位于所述鳍部102侧壁和表面；平坦化所述隔离材料层直到暴露出所述鳍部102顶部表面，形成初始隔离层103。
请参考图2，在所述第二区II上的初始隔离层103和所述鳍部102表面形成第一掩膜层104；向所述第一区I上的所述衬底内注入N型掺杂离子，以形成N阱区105，以及位于所述N阱区105上的初始第一沟道区106；去除所述第一掩膜层104。
请参考图3，在所述第一区I上的初始隔离层103和所述鳍部102表面形成第二掩膜层107；向所述第二区II上的所述衬底内注入P型掺杂离子，以形成P阱区108，以及位于所述P阱区108上的初始第二沟道区109；去除所述第二掩膜层107。
请参考图4，回刻所述初始隔离层103，直到暴露出所述初始第一沟道区106和所述初始第二沟道区109，形成隔离层110。
上述方法用于FinFET器件的形成过程中，所述初始第一沟道区106后续用于形成第一区I上的沟道区，所述初始第二沟道区109后续用于形成第二区II上的沟道区。所述N阱区105和所述P阱区108的形成过程需要在所述N型掺杂离子注入和所述P型掺杂离子注入后，进行退火处理，以使所述N阱区105和所述P阱区108内的掺杂离子激活。所述退火过程会导致掺杂离子向由所述N阱区向所述初始第一沟道区106的扩散，以及由所述P阱区108向所述初始第二沟道区109的扩散。另一方面，在N型掺杂离子(或P型掺杂离子)注入过程中，由于所述鳍部102凸出于所述基底101，导致掺杂离子在所述衬底内的分布均匀性较差，即所述N阱区105(所述P阱区108)内的离子分布不均匀。由此，影响后续形成的器件的阈值电压等性能，导致短沟道效应等，从而降低器件性能的可靠性。
为了解决上述问题，本发明提供的一种半导体结构的形成方法中，刻蚀所述第一沟道材料层和所述初始衬底，形成衬底以及位于衬底上的第一鳍部，以所述第一沟道材料层形成位于第一鳍部上的第一沟道层，以所述初始第一阱区形成第一阱区；在所述衬底表面形成隔离结构层，所述隔离结构层位于所述第一鳍部侧壁，且所述隔离结构层暴露出所述第一沟道层。由于第一阱区的形成过程所需要的热退火处理在形成所述第一沟道层前完成，避免了因热退火过程使掺杂剂由第一阱区扩散到所述第一沟道层的情况，减少后续形成的器件的沟道内掺杂剂浓度的变化；另一方面，第一阱区形成时的注入面为平面衬底，相比形成有第一鳍部的衬底，离子注入的均匀性较好，进而有利于形成均匀的第一阱区，从而提高器件的稳定性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图10是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图5，提供初始衬底200；在所述初始衬底200内形成初始第一阱区201。
所述初始第一阱区201的形成工艺包括离子注入工艺，所述离子注入工艺的工艺参数包括：掺杂离子为N型离子或P型离子；所述掺杂离子包括磷离子，所述磷离子的浓度范围为6E12 atom/cm3至6E13 atom/cm3，能量范围为50KeV至300KeV；所述掺杂离子包括硼离子，所述硼离子的浓度范围为6E12 atom/cm3至6E13 atom/cm3，能量范围为10KeV至120KeV。所述初始第一阱区201用于后续形成第一阱区。本实施例中，所述初始第一阱区201内的掺杂离子为N型离子，所述第一阱区用于形成PMOS器件的阱区。
所述初始第一阱区201形成时的注入面为平面衬底，相比于向形成有鳍部的衬底注入离子的过程，离子注入的均匀性较好，进而有利于形成均匀的第一阱区，从而提高器件的稳定性。
后续，在所述初始第一阱区201表面形成第一沟道材料层。本实施例中，在所述初始第一阱区201表面形成第一沟道材料层前，还在所述初始衬底200内形成初始第二阱区202。
所述初始第一阱区201和所述初始第二阱区202的形成方法包括：在所述初始衬底200表面形成第一掩膜层(图中未标出)，所述第一掩膜层暴露出部分所述初始衬底200表面；以所述第一掩膜层为掩膜，向所述初始衬底200内注入第一掺杂离子，形成所述初始第一阱区201；在所述初始衬底200表面形成第二掩膜层(图中未标出)，所述第二掩膜层位于所述初始第一阱区201表面；以所述第二掩膜层为掩膜，向所述衬底200内注入第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，形成所述初始第二阱区202。
所述初始第二阱区202的形成工艺包括离子注入工艺，所述离子注入工艺的工艺参数包括：掺杂离子为N型离子或P型离子；所述掺杂离子包括磷离子，所述磷离子的浓度范围为6E12 atom/cm3至6E13 atom/cm3，能量范围为50KeV至300KeV；所述掺杂离子包括硼离子，所述硼离子的浓度范围为6E12 atom/cm3至6E13 atom/cm3，能量范围为10KeV至120KeV。后续，所述初始第二阱区202用于形成第二阱区。本实施例中，所述初始第二阱区202内的掺杂离子为P型离子，所述第二阱区用于形成NMOS器件的阱区。
第二阱区形成时的注入面为平面衬底，相比于向形成有鳍部的衬底注入离子的过程，离子注入的均匀性较好，进而有利于形成均匀的第二阱区，从而提高器件的稳定性。同时，由于离子注入的均匀性提高，利于优化所述第一阱区和所述第二阱区之间的PN界面，整体上提高器件的稳定性。
本实施例中，形成初始第一阱区和初始第二阱区后，还在所述初始第一阱区201表面形成第一沟道材料层。所述第一沟道材料层的形成方法请参考图6至图7。
请参考图6，在所述初始衬底200表面形成初始第一沟道材料层203。
所述初始第一沟道材料层203的材料包括硅。其他实施例中，所述第一沟道材料层的材料还可以包括锗硅、碳化硅、或碳磷化硅。所述第一沟道材料层203用于后续形成第一沟道层。
所述初始第一沟道材料层203的形成工艺包括外延生长工艺。
请参考图7，在所述初始第一沟道材料层203上形成第三掩膜层204，所述第三掩膜层204暴露出所述初始第二阱区202上的所述初始第一沟道材料层203；以所述第三掩膜层204为掩膜，刻蚀所述初始第一沟道材料层203，直到暴露出所述初始第二阱区202表面。
本实施例中，所述第一沟道材料层205为单层结构。其他实施例中，所述第一沟道材料层还包括第一外延材料层以及位于所述第一外延材料层上的第二外延材料层。
本实施例中，形成所述第三掩膜层204前，还在所述初始第一沟道材料层203上形成氧化材料层(图中未标出)；所述氧化材料层被刻蚀形成氧化层(图中未标出)。所述第三掩膜层204用于在后续的刻蚀过程中，保护所述第一沟道材料层205不受刻蚀损伤。
本实施例中，后续刻蚀所述第一沟道材料层205和所述初始衬底200，形成衬底以及位于衬底上的第一鳍部，以所述第一沟道材料层205形成位于第一鳍部上的第一沟道层，以所述初始第一阱区201形成第一阱区。由于第一阱区的形成过程所需要的热退火处理可在形成所述第一沟道层前完成(如在形成初始第一阱区201时完成)，避免了因热退火过程使掺杂剂由第一阱区扩散到所述第一沟道层的情况，减少后续形成的器件的沟道内掺杂剂浓度的变化。
后续，在所述衬底表面形成隔离结构层，所述隔离结构层位于所述第一鳍部侧壁，且所述隔离结构层暴露出所述第一沟道层。本实施例中，形成所述初始第二阱区202后，形成所述隔离结构前，还形成第二鳍部以及位于所述第二鳍部上的第二沟道层。所述第二沟道层的形成方法请参考图8至图9。
请参考图8，在所述初始第二阱区202表面形成第二沟道材料层206。
本实施例中，所述第二沟道材料层206的形成方法包括：在所述初始第二阱区202上形成第一外延材料层207；在所述第一外延材料层207上形成第二外延材料层208，以所述第一外延材料层207和所述第二外延材料层208作为第二沟道材料层206。所述第二沟道材料层206用于后续形成第二沟道层。
所述第一外延材料层207用于后续形成第一外延层，所述第一外延层与所述第一外延材料层207的材料相同；所述第二外延材料层208用于形成第二外延层，所述第二外延层与所述第二外延材料层208的材料相同。
请参考图9，刻蚀所述第一沟道材料层205和所述初始衬底200，形成衬底300以及位于衬底上的第一鳍部209，以所述第一沟道材料层205形成位于第一鳍部209上的第一沟道层210，以所述初始第一阱区201形成第一阱区301。
本实施例中，所述第一沟道层210为单层结构。其他实施例中，所述第一沟道层还包括第一外延层以及位于所述第一外延层上的第二外延材料层。所述第一沟道层的形成方法包括：所述第一外延材料层被刻蚀形成第一外延层，所述第二外延材料层被刻蚀形成第二外延层。
本实施例中，刻蚀所述第一沟道材料层205和所述初始衬底200前，还包括：平坦化所述第三掩膜层204、所述第一沟道材料层205和所述第二沟道材料层206，直到暴露出所述第一沟道材料层205表面。
本实施例中，还刻蚀所述第二沟道材料层206和所述初始第二阱区202，形成所述第二鳍部211以及位于所述第二鳍部211上的第二沟道层212，以所述初始第二阱区202形成第二阱区302。
所述第一外延材料层207被刻蚀形成第一外延层213，所述第二外延材料层208被刻蚀形成第二外延层214。所述第二沟道层212包括第一外延层213和位于所述第一外延层213上的第二外延层214。
所述第二外延层214和所述第一外延层213用于形成第二阱区302上器件的沟道层，所述第一外延层213位于所述第二外延层214和所述第二阱区302之间，所述第一外延层213用于阻挡所述第二阱区302的离子进入所述第二外延层214内，从而提高了第二阱区302上器件的沟道层内掺杂离子浓度的稳定性，进而提高器件的电性能。
所述第一外延层213的材料包括锗硅、碳化硅或碳磷化硅。当所述第二阱区302用于形成PMOS器件的阱区时，所述第一外延层213的材料可以采用锗硅。一方面，锗硅材料可以阻挡第二阱区302内的掺杂离子进入所述第二外延层214内。另一方面，锗硅材料可以为PMOS器件的沟道提供压应力，从而提高PMOS器件的速度。同样的，当所述第二阱区302用于形成NMOS器件的阱区时，所述第一外延层213的材料可以采用碳化硅或碳磷化硅。一方面，碳化硅或碳磷化硅可以阻挡第二阱区302内的掺杂离子进入所述第二外延层214内。另一方面，碳化硅或碳磷化硅可以为NMOS器件的沟道提供张应力，从而提高NMOS器件的速度。
所述第一外延层213的材料还包括硅、或磷化硅中的一者或两者。硅、或磷化硅用于进一步阻挡第二阱区302内的掺杂剂向第二外延层214内的扩散，从而提高了第二阱区302上器件的沟道层内掺杂离子浓度的稳定性，进而提高器件的电性能。
所述第二外延层214的材料包括硅。
请参考图10，在所述衬底300表面形成隔离结构层304，所述隔离结构层304位于所述第一鳍部209侧壁，且所述隔离结构层304暴露出所述第一沟道层210。
本实施例中，所述隔离结构层304还位于所述第二鳍部211侧壁，所述隔离结构层304顶部表面与所述第一鳍部209和所述第二鳍部211顶部表面齐平，且暴露出所述第二沟道层212。
所述隔离结构层304的形成方法包括：在所述衬底300表面形成隔离材料层(图中未标出)，所述隔离材料层位于所述第一鳍部209侧壁、所述第一沟道层210侧壁和顶部表面；平坦化所述隔离材料层，直到暴露出所述第一沟道层210顶部表面；回刻所述隔离材料层，直到暴露出所述第一沟道层210。
所述隔离结构层304的材料包括介质材料，所述介质材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一者或多者的结合。
本实施例中，平坦化所述隔离材料层，直到暴露出所述第一沟道层210顶部表面的同时，还暴露出所述第二沟道层212顶部表面；回刻所述隔离材料层，直到暴露出所述第一沟道层210的同时，还暴露出所述第二沟道层212。
相应的，本发明技术方案还提供一种上述形成方法所形成的半导体结构的实施例，请继续参考图10，包括：衬底300；位于所述衬底300上的第一鳍部209以及所述第一鳍部209上的第一沟道层210；位于所述衬底300上的第二鳍部211以及所述第二鳍部211上的第二沟道层212，所述第二沟道层212包括第一外延层213和位于所述第一外延层213上的第二外延层214；位于所述衬底300内的第一阱区301，所述第一阱区301延伸至所述第一鳍部209内，且所述第一阱区301顶部表面与所述第一鳍部209顶部表面齐平；位于所述衬底300内的第二阱区302，所述第二阱区302延伸至所述第二鳍部211内，且所述第二阱区302顶部表面与所述第二鳍部211顶部表面齐平；位于所述衬底300表面的隔离结构层304，所述隔离结构层304位于所述第一鳍部209和所述第二鳍部211侧壁，所述隔离结构层304顶部表面与所述第一鳍部209和所述第二鳍部211顶部表面齐平，且暴露出所述第一沟道层210和所述第二沟道层212。
所述第一外延层213的材料包括锗硅、碳化硅或碳磷化硅；所述第一外延层213的材料还包括硅、或磷化硅中的一者或两者；所述第二外延层214的材料包括硅。
本实施例中，还包括：位于所述衬底300内的第一阱区301；位于所述衬底300上的第一鳍部209，所述第一阱区301延伸至第一鳍部209中；位于所述第一鳍部209上的第一沟道层210，所述隔离结构层304位于所述第一鳍部209侧壁，且暴露出所述第一沟道层210。
所述第一沟道层210的材料包括硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的第一鳍部以及所述第一鳍部上的第一沟道层；
位于所述衬底上的第二鳍部以及所述第二鳍部上的第二沟道层，所述第二沟道层包括第一外延层和位于所述第一外延层上的第二外延层；
位于所述衬底内的第一阱区，所述第一阱区延伸至所述第一鳍部内，且所述第一阱区顶部表面与所述第一鳍部顶部表面齐平；
位于所述衬底内的第二阱区，所述第二阱区延伸至所述第二鳍部内，且所述第二阱区顶部表面与所述第二鳍部顶部表面齐平；
位于所述衬底表面的隔离结构层，所述隔离结构层位于所述第一鳍部和所述第二鳍部侧壁，所述隔离结构层顶部表面与所述第一鳍部和所述第二鳍部顶部表面齐平，且暴露出所述第一沟道层和所述第二沟道层。
2.如权利要求1所述的半导体结构，其特征在于，所述第一外延层的材料包括锗硅、碳化硅或碳磷化硅。
3.如权利要求2所述的半导体结构，其特征在于，所述第一外延层的材料还包括硅、或磷化硅中的一者或两者。
4.如权利要求1所述的半导体结构，其特征在于，所述第二外延层的材料包括硅。
5.如权利要求1所述的半导体结构，其特征在于，所述第一沟道层的材料包括硅。
6.一种半导体结构的形成方法，其特征在于，包括：
提供初始衬底；
在所述初始衬底内形成初始第一阱区；
在所述初始第一阱区表面形成第一沟道材料层；
刻蚀所述第一沟道材料层和所述初始衬底，形成衬底以及位于衬底上的第一鳍部，以所述第一沟道材料层形成位于第一鳍部上的第一沟道层，以所述初始第一阱区形成第一阱区；
在所述衬底表面形成隔离结构层，所述隔离结构层位于所述第一鳍部侧壁，且所述隔离结构层暴露出所述第一沟道层。
7.如权利要求6所述的半导体结构形成方法，其特征在于，在所述初始第一阱区表面形成第一沟道材料层前，还在所述初始衬底内形成初始第二阱区。
8.如权利要求7所述的半导体结构形成方法，其特征在于，所述初始第一阱区和所述初始第二阱区的形成方法包括：在所述初始衬底表面形成第一掩膜层，所述第一掩膜层暴露出部分所述初始衬底表面；以所述第一掩膜层为掩膜，向所述初始衬底内注入第一掺杂离子，形成所述初始第一阱区；在所述初始衬底表面形成第二掩膜层，所述第二掩膜层位于所述初始第一阱区表面；以所述第二掩膜层为掩膜，向所述衬底内注入第二掺杂离子，所述第二掺杂离子的导电类型与所述第一掺杂离子的导电类型不同，形成所述初始第二阱区。
9.如权利要求7所述的半导体结构形成方法，其特征在于，形成所述初始第二阱区后，形成所述隔离结构前，还形成第二鳍部以及位于所述第二鳍部上的第二沟道层；所述隔离结构层还位于所述第二鳍部侧壁，且暴露出所述第二沟道层。
10.如权利要求9所述的半导体结构形成方法，其特征在于，所述第二鳍部和所述第二沟道层的形成方法包括：在所述初始第二阱区表面形成第二沟道材料层；刻蚀所述第二沟道材料层和所述初始第二阱区，形成所述第二鳍部以及位于所述第二鳍部上的第二沟道层，以所述初始第二阱区形成第二阱区。
11.如权利要求10所述的半导体结构形成方法，其特征在于，形成第二沟道材料层前，形成初始第一阱区和初始第二阱区后，还包括：在所述初始衬底表面形成初始第一沟道材料层；在所述初始第一沟道材料层表面形成第三掩膜层，所述第三掩膜层暴露出所述初始第二阱区上的所述初始第一沟道材料层；以所述第三掩膜层为掩膜，刻蚀所述初始第一沟道材料层，直到暴露出所述初始第二阱区表面，形成所述第一沟道材料层。
12.如权利要求10所述的半导体结构形成方法，其特征在于，所述第二沟道层包括第一外延层和位于所述第一外延层上的第二外延层；所述第二沟道层的形成方法包括：在所述初始第二阱区上形成第一外延材料层；在所述第一外延材料层上形成第二外延材料层，以所述第一外延材料层和所述第二外延材料层作为第二沟道材料层；所述第一外延材料层被刻蚀形成第一外延层，所述第二外延材料层被刻蚀形成第二外延层。
13.如权利要求6所述的半导体结构形成方法，其特征在于，所述初始第一阱区的形成工艺包括离子注入工艺，所述离子注入工艺的工艺参数包括：掺杂离子为N型离子或P型离子；所述掺杂离子包括磷离子，所述磷离子的浓度范围为6E12 atom/cm3至6E13 atom/cm3，能量范围为50KeV至300KeV；所述掺杂离子包括硼离子，所述硼离子的浓度范围为6E12atom/cm3至6E13 atom/cm3，能量范围为10KeV至120KeV。
14.如权利要求6所述的半导体结构形成方法，其特征在于，所述隔离结构层的形成方法包括：在所述衬底表面形成隔离材料层，所述隔离材料层位于所述第一鳍部侧壁、所述第一沟道层侧壁和顶部表面；平坦化所述隔离材料层，直到暴露出所述第一沟道层顶部表面；回刻所述隔离材料层，直到暴露出所述第一沟道层。
15.如权利要求6所述的半导体结构形成方法，其特征在于，所述第一沟道层还包括第一外延层以及位于所述第一外延层上的第二外延层；所述第一鳍部的形成方法还包括：所述第一沟道材料层包括第一外延材料层和第二外延材料层；所述第一外延材料层被刻蚀形成第一外延层，所述第二外延材料层被刻蚀形成第二外延层。
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