KR100567076B1 - 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터 제조방법에 관해 개시한 것으로서, 기판 위에 버퍼막막을 형성하는 단계와, 버퍼막이 구비된 기판 전면에 소오스/드레인 형성용 이온주입을 실시하는 단계와, 버퍼막을 제거하는 단계와, 이로부터 얻어지는 결과물 위에 반사방지막을 개재시켜 게이트형성영역을 덮는 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로 기판을 식각하여 리세스 홈을 형성하는 단계와, 감광막패턴을 제거하는 단계와, 리세스 홈을 채우는 게이트를 형성하는 단계를 포함한다.

Description

트랜지스터 제조방법{METHOD FOR FABRICATING TRANSISTOR}
도 1은 종래기술에 따른 문제점을 설명하기 위한 SEM사진.
도 2a 내지 도 2d는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
본 발명은 트랜지스터(transistor) 제조방법에 관한 것으로서, 보다 구체적으로는 반도체 소자의 리프래쉬(reflesh) 특성을 향상시킬 수 있는 트랜지스터 제조방법에 관한 것이다.
디램(DRAM) 디바이스의 디자인 룰이 100nm 이하로 됨에 따라, 기판의 도핑농도 증가로 인해 스토리지노드 콘택에서 E필드(E-field) 증가에 따른 정션 리키지(junction leakage) 증가현상이 발생되며, 이는 기존 플레너(planar) 트랜지스터 구조로는 리프래쉬 특성을 향상시키는데 한계가 있다.
종래기술에 따른 트랜지스터 제조는, 먼저 기판에 게이트를 형성하고 나서, 게이트를 마스크로 하여 셀지역의 소오스/드레인을 형성하기 위한 이온주입을 실시하거나, 또는 게이트의 측면에 사이드 월을 형성한 후 사이드 월을 포함한 게이트 를 마스크로 하여 셀지역의 소오스/드레인을 형성하기 위한 이온주입을 실시하였다.
도 1은 종래기술에 따른 문제점을 설명하기 위한 SEM사진이다.
그러나, 상술한 종래의 기술에서는, 게이트를 형성한 후 이온주입을 진행하는 전자의 경우, 게이트 오정렬에 의한 소오스/드레인이 형성될 지역에 이온주입이 되질 않아 공핍영역이 발생되었다. 이로써, 리프래쉬 특성이 감소되었다. 또한, 기판에 직접 이온주입 공정을 진행하기 때문에 사이드 월이 있는 경우에 비하여(후자의 경우) 확산이 심하게 발생될 뿐만 아니라, 소오스/드레인의 피크 농도(peak concentraion) 감소에 의한 셀 문턱전압이 감소되는 현상이 발생되었다.
한편, 게이트의 측면에 사이드 월을 형성한 후 이온주입을 진행하는 후자의 경우, 전자의 경우에 비해 사이드 월에 의하여 소오스/드레인 이온들이 주입되지 않은 영역이 크게 발생하게 되며, 이로인해 리프래쉬에 나쁜 영향을 미치게 되는 문제점이 있다. 따라서, 이러한
따라서, 상기 문제점을 해결하기 위해, 본 발명의 목적은 게이트를 형성하기 이전에 셀영역에 소오스/드레인 형성을 위한 31Ph 이온을 주입한 다음, 리세스-게이트를 형성함으로써, 디플리션을 억제를 통한 리프래쉬 감소현상을 개선할 수 있는 트랜지스터 제조방법을 제공하려는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따른 트랜지스터 제조방법은 기판 위 에 버퍼막을 형성하는 단계와, 버퍼막이 구비된 기판 전면에 소오스/드레인 형성용 이온주입을 실시하는 단계와, 버퍼막을 제거하는 단계와, 이로부터 얻어지는 결과물 위에 반사방지막을 개재시켜 게이트형성영역을 덮는 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로 하여 기판을 식각하여 리세스 홈을 형성하는 단계와, 감광막패턴을 제거하는 단계와, 리세스 홈을 채우는 게이트를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 버퍼막은 산화막/질화막의 적층 구조를 이용하거나, 산화막/질화막/산화막 적층구조를 이용한다.
상기 소오스/드레인 형성용 이온주입 단계에서, 상기 이온은 31Ph를 이용한다. 이때, 상기 31Ph은 35∼65KeV의 에너지 및 5.0E12atoms/㎠ ∼5.0E13atoms/㎠의 도우즈로 1차 주입하거나, 또는 35∼65KeV의 에너지 및 5.0E12atoms/㎠ ∼5.0E13atoms/㎠의 도우즈로 1차 주입하고 나서, 70∼110KeV의 에너지 및 5.0E12atoms/㎠∼5.0E13atoms/㎠의 도우즈로 2차 주입한다.
상기 버퍼막 제거공정은 H3PO4 및 BOE 를 사용한다.
상기 리세스 홈은 800∼1800Å두께로 형성하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 실시예에 대해 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 실리콘기판(1) 위에 버퍼막(6)을 형성한다. 이때, 버퍼막(6)은 산화막(3) 및 질화막(5)을 차례로 적층한 것을 이용한다. 여기서, 버퍼막(6)으로서 산화막(3) 및 질화막(5) 적층 구조를 이용하는 경우, 산화막(3)을 30∼150Å 두께로, 질화막(5)을 20∼150Å 두께로 증착한다. 또는, 도면에 도시되지는 않았지만, 버퍼막(6)으로서 산화막(3)/질화막(5)/산화막 적층 구조를 이용할 수 있으며, 산화막은 30∼150Å 두께로 증착한다.
도 2b에 도시된 바와 같이, 버퍼막(6)이 구비된 기판 전면에, 정확히는, 셀영역에 31Ph 이온주입 공정(7)을 실시하여 이온주입영역(15)을 형성한다. 이때, 이온주입(7)은 31Ph을 35∼65KeV의 에너지 및 5.0E12atoms/㎠ ∼5.0E13atoms/㎠의 도우즈로 1차 주입하거나, 또는 31Ph을 상기 조건으로 1차 주입한 후 다시 70∼110KeV의 에너지 및 5.0E12atoms/㎠∼5.0E13atoms/㎠의 도우즈로 2차 주입한다. 여기서, 31Ph을 1차 주입하는 것 만으로 이온주입 공정을 마칠 수도 있다. 한편, 31Ph를 110KeV 에너지로 주입할 경우, 실리콘기판(1)에는 버퍼막(6)이 존재하게 때문에 Rp점은 1200Å 미만에 해당된다.
도 2c에 도시된 바와 같이, 버퍼막을 제거한다. 이때, 버퍼막의 산화막은 BOE(Buffer Oxide Etchant)를 이용하여 제거하고, 질화막은 H3PO4를이용하여 제거한다. 이후, 이로부터 얻어지는 결과물 위에 반사방지막(9)을 개재시켜 게이트 형성영역(미도시)을 덮는 감광막패턴(11)을 형성한다.
이어, 도 2d에 도시된 바와 같이, 감광막패턴을 마스크로 하여 기판을 식각하여 리세스 홈(1a)을 형성한다. 이때, 셀영역의 소오스/드레인이 형성될 영역 이외의 채널영역에 주입된 31Ph 이온은 리세스 홈 식각 시 함께 식각되며, 또한, 이후에 형성될 리세스 홈 깊이보다도 깊게 주입된 31Ph 이온은 그 농도가 작기 때문에 후속 공정에 아무런 영향을 미치지 못한다.
그런다음, 감광막패턴을 제거한다. 이후, 리세스 홈(1a)을 포함한 기판 전면에 다결정실리콘막(미도시)을 증착 및 식각하여 리세스 홈(1a)을 채우는 리세스-게이트(13)를 형성한다. 여기서, 리세스-게이트(13) 양측의 이온주입영역이 최종의 소오스/드레인(15a)에 해당된다.
본 발명에 따르면, 리세스-게이트 구조를 적용하여 채널길이를 증가시키고, 게이트를 형성하기 이전에 셀영역에 소오스/드레인 형성을 위한 31Ph 이온을 주입함으로써, 기존의 게이트 형성 공정 이후에 소오스/드레인을 형성함에 있어 발생할 수 있는 게이트 오정렬에 의해 소오스/드레인 형성용 이온(31Ph) 주입이 실시되지 않은 영역에 의한 리프래쉬 감소현상도 방지할 수 있다.
한편, 채널이 형성될 영역에 이온주입된 31Ph은 셀 채널영역에 이온주입되는 보론의 도우즈에 비하여 1/10∼ 1/100 수준이기 때문에 채널영역에 남아있는 31Ph의 영향은 없다.
한편, 채널이 형성될 영역에 이온주입된 31Ph은 리세스 홈 식각 시 없어지고, 확산된 31Ph는 채널영역에 이온주입되는 보론의 오우즈에 비해 1/10∼ 1/100 수준이기 때문에 채널영역에 남아있는 31Ph의 영향은 없다.
도 3은 본 발명의 산화막/질화막 구조의 버퍼막을 적용하여 이온주입한 경우(A)와 베어 웨이퍼(bare wafer) 상태에서 이온주입할 경우(B)를 비교한 그래프이다. 도 3에 도시된 바와 같이, 본 발명의 경우(A)는, B의 경우에 비해, 확산이 적게 발생하고, 피크 농도가 증가함을 알 수 있다.
상술한 바와 같이, 본 발명은 게이트를 형성하기 이전에 셀영역에 소오스/드레인 형성을 위한 31Ph 이온을 주입한 다음, 리세스-게이트를 형성함으로써, 디플리션을 억제를 통한 리프래쉬 감소현상을 개선할 수 있다. 즉, 본 발명은 기존의 게이트 형성 공정 이후에 소오스/드레인을 형성함에 있어 발생할 수 있는 게이트 오정렬에 의해 소오스/드레인 형성용 이온(31Ph) 주입이 실시되지 않은 영역에 의한 리프래쉬 감소현상도 방지할 수 있다.

Claims (8)

  1. 기판 위에 버퍼막을 형성하는 단계와,
    상기 버퍼막이 구비된 기판 전면에 소오스/드레인용 이온주입을 실시하는 단계와,
    상기 버퍼막을 제거하는 단계와,
    이로부터 얻어지는 결과물 위에 반사방지막을 개재시켜 게이트형성영역을 덮는 감광막패턴을 형성하는 단계와,
    상기 감광막패턴을 마스크로 상기 기판을 식각하여 리세스 홈을 형성하는 단계와,
    상기 감광막패턴을 제거하는 단계와,
    상기 리세스 홈을 채우는 게이트를 형성하는 단계를 포함한 것을 특징으로 하는 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 버퍼막은 산화막/질화막 적층 구조를 이용하는 것을 특징으로 하는 트랜지스터 제조방법.
  3. 제 1항에 있어서, 상기 버퍼막은 산화막/질화막/산화막 적층 구조를 이용하는 것을 특징으로 하는 트랜지스터 제조방법.
  4. 제 1항에 있어서, 상기 버퍼막 위에 소오스/드레인용 이온주입을 실시하는 단계에서, 상기 이온은 31Ph를 이용하는 것을 특징으로 하는 트랜지스터 제조방법.
  5. 제 4항에 있어서, 상기 31Ph은 35∼65KeV의 에너지 및 5.0E12atoms/㎠ ∼5.0E13atoms/㎠의 도우즈로 1차 주입하는 것을 특징으로 하는 트랜지스터 제조방법.
  6. 제 4항에 있어서, 상기 31Ph은 35∼65KeV의 에너지 및 5.0E12atoms/㎠ ∼5.0E13atoms/㎠의 도우즈로 1차 주입하고 나서, 70∼110KeV의 에너지 및 5.0E12atoms/㎠ ∼5.0E13atoms/㎠의 도우즈로 2차 주입하는 것을 특징으로 하는 트랜지스터 제조방법.
  7. 제 1항에 있어서, 상기 버퍼막은 H3PO4 및 BOE 를 사용하여 제거하는 것을 특징으로 하는 트랜지스터 제조방법.
  8. 제 1항에 있어서, 상기 리세스 홈은 800∼1800Å두께로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
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