KR20060002057A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 소자의 소자 분리막 측벽에 보론(Boron)이 도핑된 라이너 폴리실리콘층을 형성하여 셀 문턱전압(Vt)의 감소를 방지하고, 셀 리프레쉬(Cell Refresh) 특성을 향상시키는 기술이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 140 : 라이너 산화막
30 : 라이너 질화막 40, 160 : HDP 산화막
50, 180 : 게이트 산화막 60, 190 : 게이트 폴리
70, 200 : 게이트 전극 80 : 모트
90 : 활성 영역 측벽 110 : 패드 산화막
120 : 패드 질화막 130 : 트렌치
150 : 라이너 폴리실리콘층
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 소자의 소자 분리막 측벽에 보론(Boron)이 도핑된 라이너 폴리실리콘층을 형성하여 셀 문턱전압(Vt)의 감소를 방지하고, 셀 리프레쉬(Cell Refresh)특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도이다.
도 1를 참조하면, 반도체 기판(10) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 형성하고, 패드 질화막(미도시) 상부에 소자 분리 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
다음에 상기 감광막 패턴(미도시)을 마스크로 상기 패드 질화막(미도시) 및 패드 산화막(미도시)을 식각한 후 상기 패드 질화막(미도시)을 마스크로 반도체 기판(10)을 식각하여 트렌치(미도시)를 형성한다.
다음에는 상기 트렌치(미도시)를 포함한 전체 표면에 라이너 산화막(20) 및 라이너 질화막(30)을 순차적으로 형성하고, 상기 트렌치(미도시)를 매립하는 HDP 산화막(40)을 증착시킨다.
상기 패드 질화막(미도시)이 노출되도록 평탄화 식각 공정을 수행하고, 상기 패드 질화막(미도시)을 제거하여 반도체 소자의 소자 분리막을 형성한다.
이때, 활성 영역 및 소자 분리 영역의 경계면이 함몰되는 현상인 모트(80)가 발생하게 된다.
다음에는 상기 활성 영역 및 소자 분리 영역의 전체 표면 상부에 게이트 산 화막(50), 게이트 폴리(60) 및 게이트 전극(70)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법에서, 반도체 소자의 활성 영역 측벽(90)의 보론(Boron) 농도가 낮아져 셀 트랜지스터의 펀치(Punch) 특성이 악화된다. 활성 영역 측벽(90)에서 보론(Boron)의 농도가 감소되는 현상을 방지하기 위하여 라이너 질화막을 형성하였으나, 이는 모트(Moat)의 크기를 증가시켜 셀 문턱전압(Vt)을 감소시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 반도체 소자의 소자 분리막 측벽에 보론(Boron)이 도핑된 라이너 폴리실리콘층을 형성함으로써 상기 소자 분리막 측벽의 라이너 폴리실리콘층로부터 상기 소자 분리막의 활성 영역으로 보론(Boron)이 확산되어 셀 문턱전압(Vt)의 감소를 방지한다.
또한, 악화된 소자 분리막 측벽의 펀치(Punch)특성을 개선하여 트랜지스터의 누설전류에 의해 발생하는 결함을 개선하고, 채널 임플란트시 도즈(Dose)량을 감소시킴으로써 셀 리프레쉬(Cell Refresh)특성을 향상시키는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은
반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와,
상기 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 트 렌치를 형성하는 단계와,
상기 트렌치를 포함한 전체 표면에 라이너 산화막을 형성하는 단계와,
상기 라이너 산화막 상부에 불순물이 도핑된 라이너 폴리실리콘층을 형성하는 단계와,
상기 트렌치를 매립하는 HDP 산화막을 증착하는 단계와,
상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하는 단계와,
상기 패드 질화막 및 패드 산화막을 제거하는 단계와,
상기 반도체 기판 상부에 게이트 산화막, 게이트 폴리 및 게이트 전극을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한다. 다음에 패드 질화막(120), 패드 산화막(110) 및 소정 깊이의 반도체 기판(100)을 식각하여 트렌치(130)를 형성한다.
패드 산화막(110)은 50 내지 200Å의 두께로 형성하며, 패드 질화막(120)은 500 내지 1500Å의 두께로 형성한 후 건식 식각 공정으로 트렌치(130)을 형성하는 것이 바람직하다.
도 2b를 참조하면, 트렌치(130)를 포함한 전체 표면 상부에 라이너 산화막(140) 및 불순물이 도핑된 라이너 폴리실리콘층(150)를 순차적으로 형성한다.
라이너 산화막(140)은 50 내지 100Å의 두께로 형성하는 것이 바람직하며, 라이너 폴리실리콘층(150)은 1.0E19 내지 1.0E20 농도의 B11을 도핑하여 50 내지 100Å의 두께로 형성하는 것이 바람직하다.
다음에 트렌치(130)를 매립하는 HDP 산화막(160)을 증착한다.
도 2c를 참조하면, 패드 질화막(120)이 노출되도록 평탄화 식각 공정을 수행한다.
도 2d 내지 도 2e를 참조하면, 패드 질화막(120) 및 패드 산화막(110)을 제거한다. 여기서, 패드 질화막(120) 및 패드 산화막(110)은 습식 식각 공정으로 제거하는 것이 바람직하다.
여기서, 게이트 산화막(180)을 형성하기 전에 임플란트 시 반도체 기판(100)의 손상을 방지하기 위해 버퍼 산화막(미도시)를 형성한다. 이때, 활성 영역 상부로 돌출된 B11이 도핑된 폴리실리콘층(150)은 산화시키는 것이 바람직하다.
다음에 웰 임플란트 및 채널 임플란트를 수행한다.
도 2f를 참조하면, 반도체 기판(100) 상부에 게이트 산화막(180), 게이트 폴리(190) 및 게이트 전극(200)을 형성한다.
게이트 산화막(180)은 40 내지 60Å의 두께로 형성하며, 게이트 폴리(190)은 B11이 도핑된 폴리실리콘층(미도시) 및 B11이 도핑되지 않은 폴리실리콘층(미도시)의 적층 구조로 형성하는 것이 바람직하다.
여기서, B11이 도핑된 폴리실리콘층(미도시) 및 B11이 도핑되지 않은 폴리실리콘층(미도시)는 각각 700 내지 750Å 및 80 내지 120Å의 두께로 형성한다.
또한, 게이트 전극(200)은 텅스텐 실리사이드로 형성하되, 850 내지 950Å의 두께로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 소자의 소자 분리막 측벽에 보론(Boron)이 도핑된 라이너 폴리실리콘층을 형성함으로써 상기 소자 분리막 측벽의 라이너 폴리실리콘층로부터 상기 소자 분리막의 활성 영역으로 보론(Boron)이 확산되어 셀 문턱전압(Vt)의 감소를 방지한다.
또한, 악화된 소자 분리막 측벽의 펀치(Punch)특성을 개선하여 트랜지스터의 누설전류에 의해 발생하는 결함을 개선하고, 채널 임플란트시 도즈(Dose)량을 감소시킴으로써 셀 리프레쉬(Cell Refresh)특성을 향상시키는 효과가 있다.
Claims (13)
- 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;상기 패드 질화막, 패드 산화막 및 소정 깊이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 전체 표면에 라이너 산화막을 형성하는 단계;상기 라이너 산화막 상부에 불순물이 도핑된 라이너 폴리실리콘층을 형성하는 단계;상기 트렌치를 매립하는 HDP 산화막을 증착하는 단계;상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하는 단계;상기 패드 질화막 및 패드 산화막을 제거하는 단계; 및상기 반도체 기판 상부에 게이트 산화막, 게이트 폴리 및 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막은 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막 및 패드 산화막의 식각 공정은 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 라이너 산화막은 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 불순물은 1.0E19 내지 1.0E20 농도의 B11인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 라이너 폴리실리콘층은 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 게이트 산화막은 40 내지 60Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 게이트 폴리는 B11이 도핑된 폴리실리콘층 및 B11이 도핑되지 않은 폴리실리콘층의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 9 항에 있어서,상기 게이트 폴리의 B11이 도핑된 폴리실리콘층은 700 내지 750Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 9 항에 있어서,상기 게이트 폴리의 B11이 도핑되지 않은 폴리실리콘층은 80 내지 120Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 게이트 전극은 텅스텐 실리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 게이트 전극은 850 내지 950Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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- 2004-07-01 KR KR1020040050949A patent/KR20060002057A/ko not_active Application Discontinuation
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