KR20040046074A - 반도체 소자의 전계효과 트랜지스터 형성방법 - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
반도체 소자의 트랜지스터 형성방법을 제공한다. 이 방법은 제1 도전형의 반도체기판에 형성되어 활성영역을 한정하는 소자분리막 및 활성영역 상에 더미 게이트 패턴을 형성하는 단계를 포함한다. 더미 게이트 패턴 양측의 활성영역 상에 에피택시얼층을 형성하고, 에피택시얼층 내에 제2 도전형의 불순물확산층을 형성한다. 더미 게이트 패턴을 제거하여 더미 게이트 패턴 하부의 활성영역 및 에피택시얼층의 측벽을 노출시키는 더미 게이트 홈을 형성한다. 더미 게이트 홈 내부를 포함한 반도체기판 전면에 게이트 절연막 및 더미 게이트 홈을 채우는 게이트 전극막을 차례로 형성하고, 게이트 전극막을 에피택시얼층 상의 게이트 절연막이 노출될때까지 평탄화시킨다. 평탄화된 게이트 전극막을 패터닝하여 게이트 전극을 형성한다.
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히, 반도체 소자의 전계 효과 트랜지스터 형성방법에 관한 것이다.
전계 효과 트랜지스터(이하 트랜지스터라 칭함)는 반도체 소자 중 핵심적인 요소이다. 반도체 소자의 고집적화 경향에 따라 트랜지스터의 채널길이는 점점 감소하고 있다. 이에 따라, 단채널효과(short channel effect)에 의한 트랜지스터의 특성이 열화되고 있다.
도 1은 종래의 전계 효과 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(1) 상에 게이트 패턴(4)이 배치된다. 상기 게이트 패턴(4)은 차례로 적층된 게이트 절연막(2) 및 게이트 전극(3)으로 구성된다.상기 게이트 패턴(4) 양측의 활성영역에 한 쌍의 불순물확산층들(5a,5b)이 배치된다. 상기 불순물확산층들(5a,5b)은 소오스 영역(5a) 및 드레인 영역(5b)에 해당한다. 상기 소오스 영역(5a) 및 상기 드레인 영역(5b)은 각각 상기 반도체기판(1)과 PN접합을 이룬다. 이에 따라, 상기 소오스 영역(5a) 및 상기 반도체기판(1)의 접합면으로 부터 상기 반도체기판(1) 내로 소오스 공핍층(6a)이 형성되며, 상기 드레인 영역(5b) 및 상기 반도체기판(1)의 접합면으로 부터 상기 반도체기판(1) 내로 드레인 공핍층(6b)이 형성된다. 도시하지 않았지만, 상기 소오스/ 드레인 영역(5a,5b)내에도 공핍층이 형성된다.
상술한 트랜지스터의 특성 중 펀치스루 특성에 대하여 간략히 설명하면, 상기 게이트 전극(3)에 턴오프(turn-off) 전압을 인가하고, 상기 소오스 영역(5a)에 접지전압을 인가한 후, 상기 드레인 영역(5b)에 드레인 전압을 인가한다. 이때, 상기 드레인 전압을 증가시킴에 따라, 상기 드레인 공핍층(6b)은 점점 확대되고, 상기 확대된 드레인 공핍층(6b')이 상기 소오스 공핍층(6a)과 접속한다. 이때, 상기 공핍층들(6a,6b')을 통하여 상기 드레인 영역(5b) 및 상기 소오스 영역((5a)은 전기적으로 도통된다. 이때의 드레인 전압을 펀치스루 전압이라 한다. 즉, 턴오프된 트랜지스터가 드레인 전압에 의해서 상기 소오스/드레인 영역들(5a,5b)이 전기적으로 도통된다. 상기 펀치스루 전압이 높을수록 펀치스루 특성이 우수하다. 하지만, 반도체 소자의 고집적화에 따른 단채널 효과에 의해 펀치스루 특성이 열화될 수 있다. 즉, 상기 소오스/드레인 영역들(5a,5b)간의 거리(트랜지스터의 채널길이)가 점점 감소함으로써, 상기 펀치스루 전압이 감소할 수 있다. 그 결과, 트랜지스터의펀치스루 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과에 의해서 트랜지스터의 특성이 열화되는 현상을 최소화할 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는 데 있다.
도 1은 종래의 전계 효과 트랜지스터를 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 트랜지스터의 형성방법을 설명하기 위한 단면도이다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 트랜지스터 형성방법을 제공한다. 이 방법은 제1 도전형의 반도체기판에 형성되어 활성영역을 한정하는 소자분리막 및 상기 활성영역 상에 더미 게이트 패턴을 형성하는 단계를 포함한다. 상기 더미 게이트 패턴 양측의 활성영역 상에 에피택시얼층(epitaxial layer)을 형성하고, 상기 에피택시얼층 내에 제2 도전형의 불순물확산층을 형성한다. 상기 더미 게이트 패턴을 제거하여 상기 더미 게이트 패턴 하부의 상기 활성영역 및 상기 에피택시얼층의 측벽을 노출시키는 더미 게이트 홈을 형성한다. 상기 더미 게이트 홈 내부를 포함한 반도체기판 전면에 게이트 절연막 및 상기 더미 게이트 홈을 채우는 게이트 전극막을 차례로 형성하고, 상기 게이트 전극막을 상기 에피택시얼층 상의 상기 게이트 절연막이 노출될때까지 평탄화시킨다. 상기 평탄화된 게이트 전극막을 패터닝하여 게이트 전극을 형성한다.
더 구체적으로, 상기 더미 게이트 패턴은 상기 에피택시얼층에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 더미 게이트 패턴은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 불순물확산층은 불순물 이온들을주입하여 형성할 수 있다. 이때, 상기 불순물확산층의 하부면은 상기 활성영역의 표면으로 부터 소정의 높이로 이격되는 것이 바람직하다. 이 경우에, 상기 불순물확산층의 하부면 아래에 위치하는 상기 에피택시얼층 측벽의 표면에 제1 도전형의 측벽 채널영역을 형성하는 것이 바람직하다. 이와는 달리, 상기 불순물확산층은 상기 에피택시얼층 형성시 인시츄(in-situ) 방식으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 트랜지스터의 형성방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 제1 도전형의 반도체기판(101)에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 소자분리막(102)은 트렌치 소자분리막으로 형성할 수 있다. 상기 활성영역 상을 가로지르는 더미 게이트 패턴들(103)을 형성한다. 상기 더미 게이트 패턴(103) 양측의 상기 활성영역 상에 에피택시얼층(104)을 형성한다. 상기 에피택시얼층(104)의 상부면은 상기 더미 게이트 패턴(103)과 같은 높이로 형성될 수 있다. 상기 에피택시얼층(104)은 상기 반도체기판(101)과 같은 구조의 단결정 실리콘막이다. 상기 더미 게이트 패턴(103)은 상기 더미 게이트 패턴(103)은 상기 에피택시얼층(104)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 더미 게이트 패턴(103)는 실리콘질화막으로 형성하는 것이 바람직하다.
상기 에피택시얼층(104) 내에 제2 도전형의 불순물확산층(106)을 형성한다. 상기 불순물확산층(106)은 상기 에피택시얼층(104)을 갖는 반도체기판(101)에 제2 도전형의 불순물 이온들을 주입(105)하여 형성할 수 있다. 이 경우, 상기 불순물확산층(106)의 하부면은 상기 반도체기판(101)의 표면으로 부터 소정의 높이로 이격되는 것이 바람직하다. 이와는 달리, 상기 불순물확산층(106)의 하부면은 상기 반도체기판의 표면과 동일할 수 있다. 상기 불순물확산층(106)은 소오스/드레인 영역에 해당한다.
상기 불순물확산층(106)은 다른 방법으로 형성할 수 있다. 즉, 상기 에피택시얼층(104) 형성시, 불순물들을 인시츄(in-situ) 방식으로 도핑할 수 있다. 이때에는 상술한 불순물 이온들을 주입(105)하는 공정이 요구되지 않는다. 상기 불순물확산층(106)을 상기 인시츄 방식으로 형성할 경우, 상기 불순물확산층(106)은 하부면이 상기 반도체기판(101)의 표면과 동일하도록 형성될 수 있다.
도 3을 참조하면, 상기 불순물확산층(106)을 갖는 반도체기판(101)으로 부터 상기 더미 게이트 패턴(103)을 식각공정으로 제거하여 상기 에피택시얼층(104)의 측벽 및 상기 더미 게이트 패턴(103) 하부의 상기 활성영역을 노출시키는 더미 게이트 홈(110)을 형성한다. 상기 더미 게이트 패턴(103)은 등방성식각인 습식식각으로 식각할 수 있다.
상기 불순물확산층(106)의 하부면이 상기 반도체기판(101)의 표면으로 부터 소정의 높이로 이격될 경우에, 상기 불순물확산층(106)의 하부면 아래에 위치하는 상기 에피택시얼층(104)의 측벽 표면에 제1 도전형의 측벽 채널영역(113)을 형성하는 것이 바람직하다. 상기 측벽 채널영역(113)은 제1 도전형의 불순물 이온들을 경사지게 주입(111)하여 형성할 수 있다. 상기 노출된 활성영역의 표면은 수평 채널영역(114)에 해당한다. 트랜지스터의 채널영역(115)은 상기 측벽 채널영역(113) 및 상기 수평 채널영역(114)으로 구성된다.
이와는 다르게, 상기 불순물확산층(106)의 하부면이 상기 반도체기판(101)의 표면과 동일한 경우에, 상기 수평 채널영역(114)이 상기 채널영역(115)이다.
도 4, 도 5 및 도 6을 참조하면, 상기 더미 게이트 홈(110)에 노출된 상기 활성영역 및 상기 에피택시얼층(104)의 표면을 포함한 반도체기판(101) 전면에 콘포말한 게이트 절연막(116)을 형성한다. 상기 게이트 절연막(116)은 열산화막 또는 CVD 실리콘산화막으로 형성할 수 있다.
상기 게이트 절연막(116) 상에 상기 더미 게이트 홈(110) 내부를 채우는 게이트 전극막(117)을 반도체기판(101) 전면에 형성한다. 상기 게이트 전극막(117)은 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 게이트 전극막(117)을 상기 에피택시얼층(104) 상의 상기 게이트 절연막(116)이 노출될때까지 평탄화시키어 평탄화된 게이트 전극막(117a)을 형성한다.
상기 평탄화된 게이트 전극막(117a) 상에 금속실리사이드막(119) 및 하드마스크막(121)을 차례로 형성한다. 상기 금속실리사이드막(119)은 텅스텐실리사이드막으로 형성할 수 있다. 상기 하드마스크막(121)은 실리콘질화막으로 형성할 수 있다.
상기 하드마스크막(121), 상기 금속실리사이드막(119) 및 상기 평탄화된 게이트 전극막(117a)을 상기 게이트 절연막(116)이 노출될때까지 연속적으로 패터닝하여 차례로 적층된 게이트 전극(117b), 금속실리사이드막 패턴(119a) 및 하드마스크 패턴(121a)을 형성한다. 이때, 상기 에피택시얼층(104)상의 상기 게이트절연막(116)이 노출된다. 상기 게이트 전극(117b) 형성시, 상기 소자분리막(103) 상에 위치하는 상기 게이트 전극(117b) 일부분의 측벽이 노출될 수 있다. 상기 게이트 전극(117b) 형성 후에, 게이트 산화 공정을 진행할 수 있다.
상기 하드마스크 패턴(121a), 상기 금속실리사이드막 패턴(119a) 및 상기 게이트 전극(117b)의 노출된 측벽에 스페이서(123)를 형성할 수 있다. 이때, 상기 더미 게이트 홈(110) 내의 상기 게이트 전극(117b)의 측벽에는 상기 스페이서(123)가 형성되지 않는다. 상기 스페이서(123)는 실리콘질화막으로 형성할 수 있다.
상술한 형성방법으로 형성된 트랜지스터에서, 소오스/드레인 영역인 상기 불순물확산층(106)은 상기 활성영역의 표면 상에 위치한다. 이로 인하여, 종래의 채널길이 감소로 인한 트랜지스터의 특성 열화를 최소화할 수 있다. 즉, 상기 소오스/드레인 영역(106)의 공핍층들간의 거리가 종래에 비하여 길어짐으로써, 펀치스루 특성이 향상될 수 있다. 특히, 상기 소오스/드레인 영역(106)의 하부면이상기 활성영역의 표면으로부터 소정의 높이로 이격될 경우, 상기 측벽 채널영역들(113) 만큼 채널길이가 증가함으로써, 단채널효과에 의한 트랜지스터의 특성 열화 현상을 더욱 최소화할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 소오스/드레인 영역을 반도체기판의 표면으로 부터 소정의 높이를 갖는 에피택시얼층 내에 형성함으로써, 상기 소오스 영역 및 드레인 영역 사이의 거리, 즉, 채널길이를 증가시킬 수 있다. 이로 인하여, 종래의 단채널효과에 의하여 트랜지스터의 특성이 열화되는 현상을 최소화할 수 있다.
Claims (9)
- 제1 도전형의 반도체기판에 형성되어 활성영역을 한정하는 소자분리막 및 상기 활성영역 상에 더미 게이트 패턴을 형성하는 단계;상기 더미 게이트 패턴 양측의 활성영역상에 에피택시얼층을 형성하는 단계;상기 에피택시얼층 내에 제2 도전형의 불순물확산층을 형성하는 단계;상기 더미 게이트 패턴을 제거하여 상기 더미 게이트 패턴 하부의 상기 활성영역 및 상기 에피택시얼층의 측벽을 노출시키는 더미 게이트 홈을 형성하는 단계;상기 더미 게이트 홈 내부를 포함한 반도체기판 전면에 게이트 절연막 및 상기 더미 게이트 홈을 채우는 게이트 전극막을 차례로 형성하는 단계;상기 게이트 전극막을 상기 에피택시얼층 상의 상기 게이트 절연막이 노출될때까지 평탄화시키는 단계; 및상기 평탄화된 게이트 전극막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 트랜지스터의 형성방법.
- 제 1 항에 있어서,상기 더미 게이트 패턴은 상기 에피택시얼층에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 트랜지스터의 형성방법.
- 제 2 항에 있어서,상기 더미 게이트 패턴은 실리콘질화막으로 형성하는 것을 특징으로 하는 트랜지스터의 형성방법.
- 제 1 항에 있어서,상기 불순물확산층은 불순물 이온들을 주입하여 형성하는 것을 특징으로 하는 트랜지스터의 형성방법.
- 제 4 항에 있어서,상기 불순물확산층의 하부면은 상기 활성영역의 표면으로 부터 소정의 높이로 이격되도록 형성하는 것을 특징으로 하는 트랜지스터의 형성방법.
- 제 5 항에 있어서,상기 게이트 절연막을 형성하기 전에,상기 불순물확산층 하부면 아래에 위치하는 상기 에피택시얼층의 측벽 표면에 제1 도전형의 측벽 채널영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 형성방법.
- 제 1 항에 있어서,상기 불순물확산층은 상기 에피택시얼층 형성시 인시츄(in-situ) 방식로 형성하는 것을 특징으로 하는 트랜지스터의 형성방법.
- 제 1 항에 있어서,상기 게이트 전극은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 트랜지스터의 형성방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성하기 전에,상기 평탄화된 게이트 전극막 상에 금속실리사이드막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막 및 상기 금속실리사이드막 및 상기 평탄화된 게이트 전극막을 연속적으로 패터닝하여 차례로 적층된 게이트 전극, 금속실리사이드막 패턴 및 하드마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
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| KR101005597B1 (ko) * | 2010-06-15 | 2011-01-05 | 임태형 | 태양광 발전 창호 |
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |