KR20070002874A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 산화막과 폴리실리콘막을 차례로 형성하는 단계와 상기 폴리실리콘막을 식각하여 기판 리세스 예정 영역을 노출시키는 단계와 상기 노출된 기판 리세스 예정 영역 내에 선택적으로 문턱전압 조절용 불순물을 이온주입하는 단계와 상기 기판 리세스 예정 영역의 산화막 부분을 제거하는 단계와 상기 기판 결과물에 대해 에치백 공정을 수행하여 산화막이 제거되어 노출되고 문턱전압 조절용 불순물이 이온주입된 기판 영역의 일부 두께를 리세스시킴과 아울러 상기 폴리실리콘막을 제거하는 단계와 상기 잔류된 산화막을 제거하는 단계와 상기 리세스된 기판 영역 상에 게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, 리세스 게이트 형성공정에서 문턱전압 조절을 위한 이온주입 공정을 게이트 형성을 위한 패턴을 형성시킨 후, 상기 패턴을 이온주입 장벽으로 이용해서 수행함으로써, 게이트 영역으로만 선택적으로 문턱전압 조절용 이온을 주입시킬 수 있다. 이에 따라, 게이트 영역 외에 소오스 영역으로의 불순물 유입이 방지되고, 소오스 영역으로 유입되는 불술물로 인해 발생하는 리프레쉬 특성 열화가 방지된다.
Description
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 이온주입 후 기판내 불순물 이온의 농도 변화를 보여주는 그래프.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 산화막
23 : 폴리실리콘막 24 : 감광막 패턴
25 : 불순물 이온층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 리세스 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 게이트 선폭 감소가 수반되고 있고, 게이트 선폭이 감소됨에 따라 단채널 효과(Short Channel Effect)로서 열전하 (hot-carrier)가 발생하고 리프레쉬(refresh) 특성이 열화되는 등 소자의 전기적 특성 저하가 야기되고 있다.
이에 따라, 선폭 미세화에 따른 소자의 전기적 특성 저하를 방지하기 위한 다양한 기술들이 연구되고 있다. 이와 관련하여, 최근에는 동일 영역에서 게이트의 유효 선폭을 늘려주기 위한 방법으로서 리세스 게이트 형성방법이 제안되었다.
상기 리세스 게이트는, 특히, 고집적 소자에서의 리프레쉬 특성을 획기적으로 개선시킬 수 있는 게이트 구조로 알려져 있다. 종래 평면 트랜지스터 구조에서는 선폭이 미세해짐에 따라 캐패시터와 전기적 접합을 이루는 소오스 영역의 불순물 농도가 상대적으로 증가하게 된다. 이로 인해, 스토리지 전극에서 전기장이 증가하고 소자 작동간 누설전류가 증가하여, 결과적으로, 리프레쉬 특성이 열화된다. 그러나, 평면이 아닌 함몰형 구조를 갖는 리세스 게이트는 게이트의 유효 선폭을 늘려줌으로써, 소오스 영역의 불순물 농도를 상대적으로 감소시킬 수 있고, 따라서, 소오스 영역에서의 불순물 농도 증가로 인한 리프레쉬 특성 열화를 억제할 수 있다.
이하에서는, 도 1a 내지 도 1d를 참조해서, 종래의 리세스 게이트 형성방법을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(1) 상에 식각정지용 산화막(2)을 형성한다. 다음으로, 상기 식각정지용 산화막(2) 전면 상에 게이트의 문턱전압(Vt) 조절을 위한 불순물 이온주입 공정을 실시한다. 이때, 주입되는 불순물은, 일반적으로, 11B 이온 또는 49BF2 이온을 사용한다. 상기 이온주입의 결과 기판 전영역에 걸쳐 보론 (Boron) 불순물층(3)이 형성된다.
도 1b를 참조하면, 상기의 기판 결과물 상에 하드마스크 물질로서 폴리실리콘막(4)을 형성한 후, 이어서, 리세스 게이트 형성을 위한 감광막 패턴(5)을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴(5)을 식각장벽으로 이용해서 상기 폴리실리콘막(4) 및 식각정지용 산화막(2)을 차례로 식각하여 기판(1)의 리세스 예정 영역을 노출시킨다.
도 1d를 참조하면, 상기 노출된 반도체 기판(1)을 식각하여 소망하는 깊이의 리세스 게이트용 트렌치를 형성한 후, 상기 폴리실리콘막(4)과 식각정지용 산화막(2)을 차례로 식각한다.
이후, 도시하지는 않았으나, 공지의 후속공정을 통하여 리세스 게이트를 형성하고, 계속하여 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 종래의 리세스 게이트 형성 공정에서는, 게이트 문턱전압(Vt) 조절을 위한 이온주입 공정시, 도 1a에 도시된 바와 같이, 불순물 이온층(3)이 기판 전영역에 걸쳐 형성되는데, 이때, 소오스 영역에 형성된 불순물 이온층(3)이, 이후, 스토리지 전극의 전기장을 증가시키고, 아울러, 소자 동작시 누설전류를 증가시켜, 결과적으로 리프레쉬 특성을 열화시킨다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트 형성공정에서 게이트 문턱전압(Vt) 조절을 위한 이온주입 공 정시, 불순물 이온을 소오스 및 드레인 영역이 아닌 게이트 영역으로만 선택적으로 주입할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 산화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막을 식각하여 기판 리세스 예정 영역을 노출시키는 단계; 상기 노출된 기판 리세스 예정 영역 내에 선택적으로 문턱전압 조절용 불순물을 이온주입하는 단계; 상기 기판 리세스 예정 영역의 산화막 부분을 제거하는 단계; 상기 기판 결과물에 대해 에치백 공정을 수행하여 산화막이 제거되어 노출되고 문턱전압 조절용 불순물이 이온주입된 기판 영역의 일부 두께를 리세스시킴과 아울러 상기 폴리실리콘막을 제거하는 단계; 상기 잔류된 산화막을 제거하는 단계; 및 상기 리세스된 기판 영역 상에 게이트를 형성하는 단계를 포함한다.
여기서, 상기 산화막과 폴리실리콘막은 각각 30∼250Å 및 500∼2000Å의 두께로 형성하며, 상기 기판 리세스는 500∼2500Å 깊이로 수행한다.
상기 문턱전압 조절용 불순물은 11B 또는 49BF2을 단독으로 사용하거나 또는 11B와 49BF2를 혼합하여 사용한다.
이때, 상기 11B와 49BF2의 혼합이온의 이온주입시, 11B는 30∼70KeV의 에너지 및 1E12∼3E13 원자/㎠의 도우즈로 이온주입하고, 49BF2는 50∼250KeV의 에너지 및 1E12∼1E14 원자/㎠의 도우즈로 이온주입한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 식각정지용 산화막(22)을 형성하되, 이때, 상기 식각정지용 산화막(22)은 30∼250Å의 두께를 갖도록 형성한다. 다음으로, 상기 식각정지용 산화막(22) 상에 하드마스크 물질로서 폴리실리콘막(23)을 형성한다. 이때, 상기 폴리실리콘막(23)은 500∼2000Å의 두께를 갖도록 형성한다. 다음으로, 상기 하드마스크 폴리실리콘막(23) 상에 리세스 게이트 형성을 위한 감광막 패턴(24)을 형성한다.
도 2b를 참조하면, 상기 감광막 패턴(24)을 식각장벽으로 이용해서 상기 식각정지용 산화막(22)이 노출될 때까지 폴리실리콘막(23)을 식각한다.
다음으로, 상기 감광막 패턴(24) 및 폴리실리콘막(23)을 이온주입 장벽으로 이용해서, 기판 결과물 전면에 문턱전압 조절용 불순물 이온을 주입하여 게이트 영역으로만 선택적으로 이온이 주입되도록 하여 불순물 이온층(25)을 형성한다.
종래의 문턱전압 조절을 위한 이온 주입공정은 게이트 형성을 위한 패턴을 형성하기 전 실시되므로 기판의 전영역에 걸쳐 불순물 이온이 주입되었다. 하지만, 본 발명에서는 상기와 같이 폴리실리콘막(23) 및 감광막(24)을 이용하여 게이트 형성을 위한 패턴을 먼저 형성시킨 후, 상기 패턴을 이온주입 장벽으로 이용함으로써, 게이트 영역으로만 선택적으로 이온을 주입시킬 수 있다. 따라서, 본 발명에서 는 소오스 영역으로 도핑된 불순물로 인한 리프레쉬 특성 열화 문제가 방지된다.
한편, 본 발명에서는 상기 문턱전압(Vt) 조절을 위해 주입하는 불순물 이온으로서 11B 이온과 49BF2 이온을 혼합하여 사용한다. 이때, 불순물 이온이 주입되는 깊이는 차후 형성된 게이트 트렌치의 깊이와 소자특성을 고려하여 제어되어야 하며, 본 발명에서는, 상기 11B는 30∼70KeV의 에너지 및 1E12∼3E13 원자/㎠의 도우즈로 이온주입하고, 상기 49BF2는 50∼250KeV의 에너지 및 1E12∼1E14 원자/㎠의 도우즈로 이온주입한다.
또한, 본 발명에서는 문턱전압(Vt) 조절을 위한 불순물 이온으로서 11B+49BF2 뿐만 아니라, 11B 또는 49BF2의 단독 소오스를 사용할 수도 있다. 상기 11B 또는 49BF2의 단독 소오스를 사용할 때, 상기 11B는 30∼70KeV의 에너지 및 1E12∼5E13 원자/㎠의 도우즈로 이온주입하고, 상기 49BF2는 100∼300KeV의 에너지 및 1E12∼5E13 원자/㎠의 도우즈로 이온주입한다.
도 3은 불순물 종류별로 기판내 이온 농도 변화를 보여주는 그래프이다. 도 3을 참조하면, 11B+49BF2 혼합 이온을 사용할 경우 11B 이온 또는 49BF2 이온을 단독으로 사용하는 경우 보다 기판 표면부에서 높은 이온 농도를 나타내고, 기판 내부로 깊이 투입되는 이온의 양이 적은 것을 알 수 있다. 이것은 11B와 49BF2을 혼합하여 사용할 때, 11B 또는 49BF2 이온을 단독으로 사용할 때 보다 채널링(channeling) 효과가 적음을 의미한다.
채널링 효과란, 이온주입시 이온이 기판 격자 사이 공간을 통과해 원치 않게 기판의 깊은 영역으로 들어가는 것으로서, 소자 특성에 바람직하지 못한 영향을 끼 친다. 이와 같은 채널링 효과가 적을수록 기판 표면 가까운 영역에 불순물층을 형성할 수 있고, 소자특성 제어에 유리하며 불순물 이온의 손실이 적다.
본 발명에서는 11B와 49BF2을 혼합하여 사용함으로써, 채널링 효과를 감소시킬 수 있고, 이에 따라, 기판 표면 가까운 영역에 불순물층을 형성할 수 있을 뿐만 아니라, 리세스 게이트 형성시 발생하는 혼(horn) 지역에서의 보론 이온주입량을 증가시킬 수 있기 때문에 혼(horn)에서 기인하는 문턱전압 감소 현상을 억제시킬 수 있다.
상기 혼(horn)의 영향에 대해 좀더 자세히 설명하면 다음과 같다.
리세스 게이트는 포지티브 슬로프를 갖는 소자분리막 사이에 형성되는데, 이때, 게이트와 소자분리막 사이에 리세스되지 않은 영역이 존재하게 된다. 이러한 영역을 혼(horn)이라 하며, 본 발명에서는 상기 11B와 49BF2을 혼합하여 이온주입함으로써 혼(horn)영역의 보론(Boron) 농도를 높일 수 있다. 이에 따라, 혼(horn)에 의한 문턱전압 감소 현상이 억제된다. 그러므로, 본 발명에서는 기존의 채널링 효과가 큰 불순물 이온을 사용하는 것과 비교하여 상대적으로 적은 양의 불순물을 사용하여 소망하는 문턱전압을 얻을 수 있다. 따라서, 본 발명에서는 11B와 49BF2을 혼합하여 이온주입함으로써 문턱전압 조절용 이온 주입 도우즈를 감소시킬 수 있고, 결과적으로, 리프레쉬 특성이 향상된다.
도 2c를 참조하면, 상기 감광막 패턴(24)을 제거한 후, 상기 노출된 식각정지용 산화막(22)을 식각하여 리세스 게이트가 형성될 영역의 기판을 노출시킨다. 이때, 상기 식각정지용 산화막(22)의 제거는 습식 세정공정 혹은 건식 식각공정으 로 수행한다.
도 2d를 참조하면, 상기 기판 결과물에 대해 에치백 공정을 수행하여 산화막이 제거되어 노출되고 문턱전압 조절용 불순물이 이온주입된 기판 영역의 일부 두께를 리세스 시킴과 아울러 상기 폴리실리콘막(23)을 제거한다. 이때, 상기 기판 리세스는 500∼2500Å 깊이로 수행한다.
다음으로, 잔류된 식각정지용 산화막(22)을 제거한다.
이후, 도시하지는 않았으나, 공지의 후속공정을 통하여 리세스 게이트를 형성하고, 계속하여 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트 형성공정에서 문턱전압 조절을 위한 이온주입 공정을 게이트 형성을 위한 패턴을 형성시킨 후, 상기 패턴을 이온주입 장벽으로 이용해서 수행함으로써, 게이트 영역으로만 선택적으로 문턱전압 조절용 이온을 주입시킬 수 있다. 이에 따라, 게이트 영역 외에 소오스 영역으로의 불순물 유입이 방지되고, 소오스 영역으로 유입되는 불술물로 인해 발생하는 리프레쉬 특성 열화가 방지된다.
또한, 본 발명은 문턱전압 조절을 위한 불순물 이온으로서, 채널링 효과가 적은 11B와 49BF2의 혼합 이온을 사용함으로써, 기판 표면 가까운 영역에 불순물층을 형성할 수 있고 불순물 이온의 손실이 적어 소자특성 제어에 유리하다.
Claims (5)
- 반도체 기판 상에 산화막과 폴리실리콘막을 차례로 형성하는 단계;상기 폴리실리콘막을 식각하여 기판 리세스 예정 영역을 노출시키는 단계;상기 노출된 기판 리세스 예정 영역 내에 선택적으로 문턱전압 조절용 불순물을 이온주입하는 단계;상기 기판 리세스 예정 영역의 산화막 부분을 제거하는 단계;상기 기판 결과물에 대해 에치백 공정을 수행하여 산화막이 제거되어 노출되고 문턱전압 조절용 불순물이 이온주입된 기판 영역의 일부 두께를 리세스시킴과 아울러 상기 폴리실리콘막을 제거하는 단계;상기 잔류된 산화막을 제거하는 단계; 및상기 리세스된 기판 영역 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막과 폴리실리콘막은 각각 30∼250Å 및 500∼2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 기판 리세스는 500∼2500Å 깊이로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 문턱전압 조절용 불순물은 11B 또는 49BF2을 단독으로 사용하거나 또는 11B와 49BF2를 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 11B와 49BF2의 혼합이온을 사용하는 경우, 11B는 30∼70KeV의 에너지 및 1E12∼3E13 원자/㎠의 도우즈로 이온주입하고, 49BF2는 50∼250KeV의 에너지 및 1E12∼1E14 원자/㎠의 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020050058572A KR20070002874A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058572A KR20070002874A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070002874A true KR20070002874A (ko) | 2007-01-05 |
Family
ID=37869803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058572A KR20070002874A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070002874A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8951866B2 (en) | 2009-02-12 | 2015-02-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices and semiconductor devices including threshold voltage control regions |
-
2005
- 2005-06-30 KR KR1020050058572A patent/KR20070002874A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8951866B2 (en) | 2009-02-12 | 2015-02-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices and semiconductor devices including threshold voltage control regions |
| US9679983B2 (en) | 2009-02-12 | 2017-06-13 | Samsung Electronics Co., Ltd. | Semiconductor devices including threshold voltage control regions |
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