KR101132297B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명은, 반도체기판의 게이트 형성 영역을 리세스하는 단계; 상기 리세스된 영역을 포함한 기판 전면 에 채널 문턱전압 조절을 위해 불순물을 이온주입하는 단계; 상기 기판 결과물 전면 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및 상기 게이트도전막과 게이트절연막을 차례로 식각하는 단계;를 포함하는 반도체 소자의 게이트 형성방법에 있어서, 상기 불순물을 이온주입하는 단계는, 상기 리세스된 기판 부분의 저면 가장자리의 도핑농도가 상기 리세스된 기판 부분의 저면 중앙부의 도핑농도보다 낮아지도록 상기 기판을 180°회전시키면서 2회 경사 이온주입으로 수행하는 것을 특징으로 한다. 본 발명에 따르면, 리세스 게이트를 갖는 반도체 소자를 제조함에 있어서, 채널 문턱전압 조절을 위한 불순물 이온주입을 경사 이온주입으로 수행하되, 기판을 180°회전시키면서 2회 수행함으로써, 리세스된 기판 부분의 저면 가장자리의 도핑농도가 리세스된 기판 부분의 저면 중앙부의 도핑농도 보다 낮아지고, 이에 따라, GIDL 커런트가 감소하여 데이터 유지 시간이 증가하고 소자의 리프레쉬 특성이 향상된다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체기판 22 : 소자분리막
23 : 홈 24 : 스크린산화막
25 : 게이트절연막 26 : 게이트도전막
27 : 하드마스크막 28 : 게이트
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 반도체기판의 도핑 농도 증가로 인한 전계(Electric field) 증가에 따른 접합 누설 전류 증가 현상으로 인해 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조로는 리프레쉬 특성을 향상시키는 데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a와 도 1b는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소자분리막(2)이 구비된 반도체기판(1)의 게이트 형성 영역을 리세스하여 홈(3)을 형성한다. 그런다음, 상기 홈(3)을 포함하는 기판 전면 상에 이온주입공정시 기판을 보호해주는 역할을 하는 스크린산화막(4)을 형성한다. 이어서, 상기 스크린산화막(4)이 형성된 기판 내에 채널 문턱전압 조절을 위한 불순물을 이온주입한다. 여기서, 상기 불순물은 일반적으로 기판에 수직하게 이온주입하며, 그러므로, 홈(3) 저면에 대응하는 채널 영역 전면에 동일한 농도의 이온주입 영역이 형성된다.
도 1b를 참조하면, 스크린산화막(4)이 제거된 상태에서, 상기 기판 결과물 전면 상에 게이트절연막(5), 게이트도전막(6) 및 하드마스크막(7)을 차례로 형성하고, 상기 하드마스크막(7)을 패터닝한 후, 패터닝된 하드마스크막(7)을 식각장벽으 로 이용해서 게이트도전막(6)과 게이트절연막(5)을 순차로 식각하여 리세스 채널을 갖는 게이트(8)를 형성한다.
이후, 도시하지는 않았지만, 상기 게이트(8) 양측에 소오스/드레인 접합영역을 형성하고, 계속해서, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
전술한 바와 같이, 리세스 채널 구조를 갖는 게이트(8)를 형성하게 되면, 채널 도핑 농도를 줄일 수 있어 데이터 유지 시간을 증가시킬 수 있으며, 채널 길이가 증가되어 소자의 특성을 향상시킬 수 있다.
그러나, 상기 게이트(8) 하부에 대응하는 채널영역과 게이트(8) 양측의 소오스/드레인 접합영역이 접하는 부분, 즉, 홈(3)의 바닥면 가장자리(도 1b의 E영역) 코너부에 전계가 집중되어, 그 지점에서 누설전류가 증가하는, 이른바 GIDL(Gate Induced Drain Leakage : 이하, GIDL) 효과가 발생한다.
상기 GIDL 효과가 클수록 데이터 유지 시간이 감소하여 소자의 리프레쉬 시간이 단축된다. 곧, 상기 GIDL 효과는, 리세스 게이트의 리프레쉬 특성 향상 효과를 저해하는 요소로서, 고성능의 고집적 소자를 구현하기 위해서는 반드시 극복해야 하는 문제이다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트를 갖는 반도체 소자에서 GIDL 효과를 억제하여 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 반도체기판의 게이트 형성 영역을 리세스하는 단계; 상기 리세스된 영역을 포함한 기판 전면에 채널 문턱전압 조절을 위해 불순물을 이온주입하는 단계; 상기 기판 결과물 전면 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및 상기 게이트도전막과 게이트절연막을 차례로 식각하는 단계;를 포함하는 반도체 소자의 게이트 형성방법에 있어서, 상기 불순물을 이온주입하는 단계는, 상기 리세스된 기판 부분의 저면 가장자리의 도핑농도가 상기 리세스된 기판 부분의 저면 중앙부의 도핑농도보다 낮아지도록 상기 기판을 180°회전시키면서 2회 경사 이온주입으로 수행하는 것을 특징으로 한다.
여기서, 상기 불순물을 이온주입하는 단계는 11B 또는 49BF2를 단독으로 이온주입하거나, 11B와 49BF2을 혼합하여 이온주입한다.
이때, 상기 11B의 단독 이온주입은 10～40KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 수행한다.
또한, 상기 49BF2의 단독 이온주입은 20～100KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 수행한다.
한편, 상기 11B와 49BF2의 혼합 이온주입은, 11B는 10～40KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 이온주입하고, 49BF2는 20～100KeV의 에너지 및 1E12～3E14 원자/㎠의 도우즈로 이온주입하여 수행한다.
상기 경사 이온주입은 4～20°각도로 수행한다.
본 발명에 따르면, 리세스 게이트를 갖는 반도체 소자의 채널 문턱전압 조절을 위한 불순물 이온주입시, 리세스된 기판 부분의 저면 가장자리의 도핑농도가 리세스된 기판 부분의 저면 중앙부의 도핑농도 보다 낮아지도록 기판을 180°회전시키면서 2회 경사 이온주입함으로써, 리프레쉬 특성을 저하시키는 GIDL 효과를 억제할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(22)이 구비된 반도체기판(21)의 게이트 형성 영역을 리세스하여 500～2500Å 깊이의 홈(23)을 형성한다.
그런다음, 상기 홈(23)을 포함하는 기판 전면 상에 이온주입공정시 기판을 보호해주는 스크린산화막(24)을 20～250Å 두께로 형성한다. 이어서, 상기 스크린산화막(24)이 형성된 기판 내에 채널 문턱전압 조절을 위한 불순물을 이온주입한다.
여기서, 상기 불순물을 이온주입하는 단계는, 리세스된 기판 부분의 저면 가장자리의 도핑농도가 리세스된 기판 부분의 저면 중앙부의 도핑농도 보다 낮아지도록 기판을 180°회전시키면서 2회 경사 이온주입으로 수행한다. 이때, 상기 경사 이온주입은 홈(23)의 폭과 깊이에 따라 4～20°각도로 수행한다.
즉, 본 발명에서는, 도 2a에 도시된 바와 같이, 1차 경사 이온주입을 실시한 후, 기판을 180°회전시키고나서, 도 2b에 도시된 바와 같이, 2차 경사 이온주입을 실시하는 2단계 방식으로 채널 문턱전압 조절 이온주입 공정을 진행한다.
상기한 바와 같이, 본 발명에서는, 2회 경사 이온주입을 실시함으로써, 홈(23) 저면의 중앙부분(C)은 2회에 걸쳐 중복적으로 이온주입이 되는 반면, 홈(23) 저면의 가장자리부분(E)은 기판의 단차로 인해 2회에 걸친 중복적 이온주입이 이루어지지 않으므로, 상기 채널 가장자리부분(E)의 도핑농도가 채널 중앙부분(C)의 도핑농도보다 낮아지게 된다.(도 2c 참조)
그러므로, 본 발명에서는 홈(23) 저면의 가장자리부분(E)의 전계 집중 현상이 감소하고, GIDL 효과가 감소하게 되므로, GIDL로 인한 리프레쉬 특성 열화가 억제된다.
한편, 본 발명에서 상기 채널의 가장자리부분(E)의 도핑농도 감소에 따른 채널의 문턱전압 감소 효과는 채널 중앙부분(C)의 도핑농도 증가에 의해서 충분히 보상이 가능하다. 즉, 본 발명에서는, 채널 가장자리부분(E)의 도핑농도는 낮추고, 채널 중앙부분(C)의 도핑농도는 높여줌으로써, 게이트의 소자 제어력은 유지하면서 GIDL 효과는 감소시킬 수 있다.
한편, 상기 불순물을 이온주입하는 단계는 이온주입 도펀트로서 11B 또는 49BF2를 단독으로 사용하거나, 11B와 49BF2을 혼합하여 사용한다.
여기서, 상기 11B를 단독으로 이온주입하는 경우는 10～40KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 이온주입하고, 상기 49BF2를 단독으로 이온주입하는 경우는 20～100KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 이온주입한다.
그리고, 상기 11B와 49BF2를 혼합하여 이온주입하는 경우는, 11B는 10～40KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 이온주입하고, 49BF2는 20～100KeV의 에너지 및 1E12～3E14 원자/㎠의 도우즈로 이온주입한다.
도 2c를 참조하면, 스크린산화막(24)이 제거된 상태에서, 상기 기판 결과물 전면 상에 게이트절연막(25), 게이트도전막(26) 및 하드마스크막(27)을 차례로 형성하고, 상기 하드마스크막(27)을 패터닝한 후, 패터닝된 하드마스크막(27)을 식각장벽으로 이용해서 게이트도전막(26)과 게이트절연막(25)을 순차로 식각하여 리세스 채널을 갖는 게이트(28)를 형성한다.
이후, 도시하지는 않았지만, 상기 게이트(28) 양측에 소오스/드레인 접합영역을 형성하고, 계속해서, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자를 제조함에 있어서, 채널 문턱전압 조절을 위한 불순물 이온주입을 경사 이온주입으로 수행하되, 기판을 180°회전시키면서 2회 수행하여, 리세스된 기판 부분의 저면 가장자리의 도핑농도가 리세스된 기판 부분의 저면 중앙부의 도핑농도 보다 낮아지게 함으로써, GIDL 커런트를 감소시킬 수 있고, 이에 따라, 데이타 유지 시간이 증가하고 소자의 리프레쉬 특성이 향상되는 효과를 얻을 수 있다.

Claims (6)

  1. 반도체기판의 게이트 형성 영역을 리세스하는 단계; 상기 리세스된 영역을 포함한 기판 전면에 채널 문턱전압 조절을 위해 불순물을 이온주입하는 단계; 상기 기판 결과물 전면 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및 상기 게이트도전막과 게이트절연막을 차례로 식각하는 단계;를 포함하는 반도체 소자의 게이트 형성방법에 있어서,
    상기 불순물을 이온주입하는 단계는, 상기 리세스된 기판 부분의 저면 가장자리의 도핑농도가 상기 리세스된 기판 부분의 저면 중앙부의 도핑농도보다 낮아지도록 상기 기판을 180°회전시키면서 2회 경사 이온주입으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 불순물을 이온주입하는 단계는 11B 또는 49BF2를 단독으로 이온주입하거나, 11B와 49BF2을 혼합하여 이온주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 11B의 단독 이온주입은 10～40KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 11B와 49BF2의 혼합 이온주입은, 11B는 10～40KeV의 에너지 및 1E12～3E13 원자/㎠의 도우즈로 이온주입하고, 49BF2는 20～100KeV의 에너지 및 1E12～3E14 원자/㎠의 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 경사 이온주입은 4～20°각도로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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