KR100861298B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100861298B1 KR100861298B1 KR1020070031906A KR20070031906A KR100861298B1 KR 100861298 B1 KR100861298 B1 KR 100861298B1 KR 1020070031906 A KR1020070031906 A KR 1020070031906A KR 20070031906 A KR20070031906 A KR 20070031906A KR 100861298 B1 KR100861298 B1 KR 100861298B1
- Authority
- KR
- South Korea
- Prior art keywords
- groove
- region
- active region
- side wall
- threshold voltage
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 137
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims description 68
- 239000012535 impurity Substances 0.000 claims description 66
- 230000015572 biosynthetic process Effects 0.000 claims description 49
- 125000006850 spacer group Chemical group 0.000 claims description 39
- 230000001105 regulatory effect Effects 0.000 claims description 14
- 238000000231 atomic layer deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 230000033228 biological regulation Effects 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 230000010354 integration Effects 0.000 description 9
- 230000005641 tunneling Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 소자는, 게이트 형성 영역을 포함하는 활성영역이 리세스되고, 상기 리세스된 활성영역에서의 상기 게이트 형성 영역의 중앙부에 홈이 형성된 반도체 기판; 상기 반도체 기판 내에 상기 리세스된 활성영역 보다 높은 높이로 형성된 소자분리막; 상기 홈을 포함한 상기 활성영역의 게이트 형성 영역 상에 형성된 게이트; 상기 게이트 양측의 상기 리세스된 활성영역 상에 형성된 접합영역; 및 상기 게이트 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 형성된 문턱전압 조절영역;을 포함하며, 상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 한다.
Description
도 1은 종래 리세스 게이트 구조의 반도체 소자를 설명하기 위하여 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
도 4 내지 도 5는 본 발명의 일 실시예에 따른 이온주입 방법을 설명하기 위하여 도시한 단면도.
도 6는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
도 8 내지 도 9는 본 발명의 다른 실시예에 따른 이온주입 방법을 설명하기 위하여 도시한 단면도.
도 10은 3개의 문턱전압 영역을 갖는 반도체 소자의 채널에 게이트 전압을 인가한 경우의 드레인 전류 특성을 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 소자분리막
206 : 게이트절연막 208 : 게이트도전막
210 : 하드마스크막 212 : 제1문턱전압 조절영역
214 : 제2문턱전압 조절영역 216 : 제3문턱전압 조절영역
218 : 접합 영역
H : 리세스된 활성영역 H' : 홈
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 소자의 채널 폭 및 길이를 모두 확장하고, 각 측벽 및 바닥부의 문턱전압을 다르게 형성하여 누설 전류를 줄이고 동작 전류를 증가시키며 집적도를 높일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이(length)와 폭(width)이 감소하고, 이에 따라, 채널의 길이가 짧아져 누설전류가 커지고 채널의 폭도 좁아져 원하는 캐리어 이동량을 가지지 못하고 있다.
기존의 플래너 채널 구조에서의 경우 캐리어(Carrier)의 이동량을 증가시키기 위하여 채널의 이동도(Mobility)를 향상하는 방법을 사용할 수 밖에 없다.
따라서, 현재 채널의 누설전류를 줄이고 이동도를 향상시키는 방법으로는 스트레인드 실리콘 혹은 실리콘게르마늄과 같은 이동도가 높은 반도체 물질을 사용하 는 방법과, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 리세스 게이트(Recess gate) 구조의 트랜지스터 또는 새들 돌기형 구조의 트랜지스터(Saddle Fin Transistor)를 만들어 채널에서의 캐리어의 이동량을 증가시키는 방법이 사용되고 있다.
도 1은 종래 리세스 게이트 구조의 반도체 소자를 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 리세스 게이트 구조의 트랜지스터는 반도체 기판(100)의 게이트 형성 영역에 리세스된 홈(H)이 형성되어 있고, 상기 홈(H)의 측벽에는 게이트절연막(106)이 형성되어 있다. 그리고, 상기 홈(H)이 매립되도록 상기 게이트절연막(106) 상에 게이트도전막(108) 및 하드마스크막(110)이 형성되어 있는 구조이다.
이러한, 리세스 게이트 모스펫 구조는 채널 영역을 U-형태 또는 벌브 형태로 로 리세스(Recess)시켜 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서 단채널효과(Short Channel Effect) 및 누설 전류를 줄이고 문턱전압을 균일하게 하여 반도체 소자 특성을 향상시킬 수 있다.
한편, 새들 돌기형 트랜지스터는 필드영역을 식각해 활성영역을 돌출시키고, 돌출된 활성영역을 감싸도록 게이트 라인을 형성시킨 구조로서, 활성영역의 노출된 세 면 모두에 채널이 형성되어 채널을 통한 전류구동(Current drive) 특성이 향상된다.
그러나, 상술한 3차원 구조의 리세스 게이트(Recess gate) 구조의 트랜지스 터 및 돌기형 구조의 트랜지스터는 제조 공정이 어렵고, 문턱 전압을 제어하기가 매우 어렵다.
그리고, 현재의 3차원 구조의 트랜지스터는 게이트 전압에 따라 ON/OFF 만을 구별하기 때문에, 특히, 메모리 반도체 소자에서의 집적도를 높이기가 매우 어렵다. 이는, 플래시 메모리와 같은 터널링 방식을 이용하면 멀티셀 구현이 가능하지만 쓰기/읽기 속도가 느려 응용에 제한이 있다.
본 발명은 반도체 소자의 채널 폭 및 길이를 모두 확장하고, 각 측벽 및 바닥부의 문턱전압을 다르게 형성하여 누설 전류를 줄이고 동작 전류를 증가시키며 집적도를 높일 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 게이트 형성 영역을 포함하는 활성영역이 리세스되고, 상기 리세스된 활성영역에서의 상기 게이트 형성 영역의 중앙부에 홈이 형성된 반도체 기판; 상기 반도체 기판 내에 상기 리세스된 활성영역 보다 높은 높이로 형성된 소자분리막; 상기 홈을 포함한 상기 활성영역의 게이트 형성 영역 상에 형성된 게이트; 상기 게이트 양측의 상기 리세스된 활성영역 상에 형성된 접합영역; 및 상기 게이트 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 형성된 문턱전압 조절영역;을 포함하며, 상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 한다.
상기 활성영역은 300 ∼ 3000Å의 깊이로 리세스된 것을 특징으로 한다.
상기 홈은 상기 리세스된 활성영역의 표면으로부터 300 ∼ 3000Å의 깊이로 형성된 것을 특징으로 한다.
상기 접합 영역은 상기 게이트 양측의 리세스된 활성영역 상에 형성된 도핑된 실리콘 에피층으로 이루어진 것을 특징으로 한다.
상기 실리콘 에피층은 100 ∼ 500Å의 두께를 갖는 것을 특징으로 한다.
상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 동일한 불순물 도핑 농도를 갖는 것을 특징으로 한다.
상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 한다.
상기 홈 일측벽의 활성영역 부분, 상기 홈의 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 내에 게이트 형성 영역을 포함한 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역을 리세스시킴과 아울러 상기 활성영역에서의 게이트 형성 영역 중앙에 홈을 형성하는 단계; 상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계; 상기 홈을 포함한 활성영역의 게이트 형성 영역 상에 게이트를 형성하는 단 계; 및 상기 홈 양측의 리세스된 활성영역 상에 접합 영역이 형성된 실리콘 에피층을 형성하는 단계;를 포함하며, 상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖도록 형성하는 것을 특징으로 한다.
상기 활성영역을 리세스시킴과 아울러 상기 활성영역에서의 게이트 형성 영역 중앙에 홈을 형성하는 단계는, 상기 활성영역에서의 게이트 형성 영역을 리세스시키는 단계; 상기 리세스된 게이트 형성 영역의 측벽에 절연막 스페이서를 형성하는 단계; 및 상기 절연막 스페이서를 식각마스크로 이용해서 노출된 활성영역 부분을 식각하여 상기 리세스된 활성영역의 게이트 형성 영역에 홈을 형성함과 아울러 상기 게이트 형성 영역 이외의 나머지 활성영역 부분을 리세스시키는 단계;를 포함하는 것을 특징으로 한다.
상기 활성영역은 300 ∼ 3000Å의 깊이로 리세스하는 것을 특징으로 한다.
상기 홈은 상기 활성영역의 바닥으로부터 300 ∼ 3000Å의 깊이로 형성하는 것을 특징으로 한다.
상기 절연막 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 한다 .
상기 절연막 스페이서는 20 ∼ 500Å의 두께로 형성하는 것을 특징으로 한다.
상기 절연막 스페이서는 원자층증착공정(ALD) 또는 저압화학적기상증 착(LPCVD) 공정으로 형성하는 것을 특징으로 한다.
상기 실리콘 에피층은 100 ∼ 500Å의 두께로 형성하는 것을 특징으로 한다.
상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는, 상기 홈의 일측벽 및 타측벽에 제1이온주입 공정을 수행하여 상기 홈의 일측벽 및 타측벽이 동일한 불순물 도핑 농도를 갖도록 제1 및 제2문턱전압 조절영역을 형성하는 단계;및 상기 홈의 바닥에 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제3문턱전압 조절영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는, 상기 홈의 일측벽에 제1이온주입 공정을 수행하여 제1문턱전압 조절영역을 형성하는 단계; 상기 홈의 타측벽에 상기 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 영역을 형성하는 단계; 및 상기 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 홈의 바닥에 제3이온주입 공정을 수행하여 제3문턱전압 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는, 상기 홈의 일측벽 및 바닥에 이온주입 각도를 조절해 제1이온주입 공정을 수행하여 제1문턱전압 조절영역을 형성하는 단계; 및 상기 홈의 타측벽 및 바닥에 이온주입 각도를 조절해 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 조절영역을 형성하는 단계;를 포함하며, 상기 서로 다른 불순물 도핑 농도로 수행된 제1 및 제2이온주입 공정으로 상기 홈의 바닥에는 상기 제1 및 제2제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖는 제3문턱전압 조절영역을 형성하는 것을 특징으로 한다.
상기 홈의 바닥에 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제3이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
게다가, 본 발명에 따른 반도체 소자는, 활성영역의 게이트 형성 영역에 홈이 형성된 반도체 기판; 상기 홈을 포함한 상기 활성영역의 게이트 형성 영역 상에 형성된 게이트; 상기 게이트 양측의 활성영역에 형성된 접합영역; 상기 게이트 방향에 따른 홈 일측벽 및 타측벽 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 형성된 문턱전압 조절영역;을 포함하며, 상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 한다.
상기 홈은 600 ∼ 6000Å의 깊이로 리세스된 것을 특징으로 한다.
상기 홈 일측벽 및 타측벽 활성영역 부분에 형성된 문턱전압 조절영역은 상기 활성영역의 표면으로부터 300 ∼ 6000Å의 깊이에 형성된 것을 특징으로 한다.
상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 동일한 불순물 도핑 농도를 갖는 것을 특징으로 한다.
상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 한다.
상기 홈 일측벽의 활성영역 부분, 상기 홈의 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 내에 게이트 형성 영역을 포함한 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역의 게이트 형성 영역에 홈을 형성하는 단계; 상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계; 상기 홈을 포함한 활성영역의 게이트 형성 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측에 접합 영역을 형성하는 단계;를 포함하며, 상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖도록 형성하는 것을 특징으로 한다.
상기 활성영역의 게이트 형성 영역에 홈을 형성하는 단계는, 상기 활성영역 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 활성영역에서의 게이트 형성 영역을 리세스시키는 단계; 상기 마스크패턴 및 리세스된 게이트 형성 영역을 포함하여 반도체 기판 상에 절연막 스페이서를 형성하는 단계; 상기 반도체 기판에 스페이서 시각 공정을 진행하여 상기 리세스된 게이트 형성 영역 의 바닥을 노출시키는 단계; 상기 마스크패턴 및 절연막 스페이서를 식각마스크로 이용해서 노출된 활성영역 부분을 식각하여 상기 리세스된 활성영역의 게이트 형성 영역에 홈을 형성하는 단계; 및 상기 마스크패턴 및 절연막 스페이서를 제거하는 단계;를 포함하는 것을 특징으로 한다.
상기 활성영역은 300 ∼ 3000Å의 깊이로 리세스하는 것을 특징으로 한다.
상기 홈은 상기 활성영역의 바닥으로부터 300 ∼ 3000Å의 깊이로 형성하는 것을 특징으로 한다.
상기 마스크패턴은 산화막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 한다.
상기 절연막 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 한다.
상기 절연막 스페이서는 20 ∼ 500Å의 두께로 형성하는 것을 특징으로 한다.
상기 절연막 스페이서는 원자층증착공정(ALD) 또는 저압화학적기상증착(LPCVD) 공정으로 형성하는 것을 특징으로 한다.
상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는, 상기 홈의 일측벽에 제1이온주입 공정을 수행하여 제1문턱전압 조절영역을 형성하는 단계; 상기 홈의 타측벽에 상기 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 영역을 형성하는 단계; 및 상 기 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제3이온주입 공정을 수행하여 제3문턱전압 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는, 상기 홈의 일측벽 및 타측벽에 제1이온주입 공정을 수행하여 상기 홈의 일측벽 및 타측벽이 동일한 불순물 도핑 농도를 갖도록 제1문턱전압 조절영역을 형성하는 단계; 및 상기 홈의 바닥에 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는, 상기 홈의 일측벽 및 바닥에 이온주입 각도를 조절해 제1이온주입 공정을 수행하여 제1문턱전압 조절영역을 형성하는 단계; 및 상기 홈의 타측벽 및 바닥에 이온주입 각도를 조절해 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 조절영역을 형성하는 단계;를 포함하며, 상기 서로 다른 불순물 도핑 농도로 수행된 제1 및 제2이온주입 공정으로 상기 홈의 바닥에는 상기 제1 및 제2제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖는 제3문턱전압 조절영역을 형성하는 것을 특징으로 한다.
상기 홈의 바닥에 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제3이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명은 반도체 소자의 채널 폭 및 길이를 모두 확장하고, 각 측벽 및 바닥부의 문턱전압을 다르게 형성하여 누설전류를 줄이고 동작 전류를 증가시켜며 집적도를 높일 수 있는 반도체 소자의 제조 방법을 제공한다.
자세하게, 본 발명은 반도체 소자에서 리세스 게이트를 구성하는 홈의 형성시 활성영역의 게이트 형성 영역을 리세스한 후, 상기 게이트 형성 영역의 중앙부에 홈을 형성하여 채널의 길이 방향뿐만 아니라 채널의 폭 방향으로도 채널의 길이를 길게 한다.
따라서, 종래 채널의 길이는 증가하였으나 채널의 폭은 증가하지 않았던 평면 모양인 채널의 폭을 "U"자의 홈의 모양으로 형성하여 채널의 유효 폭을 증가시킴으로써 캐이어의 이동량을 대폭 증가시킬 수 있다.
그리고, 상술한 폭 및 길이가 길어진 채널의 각 측면 및 바닥부에 각각 문턱전압이 다르도록 도핑하여 2개 이상의 문턱전압을 가지도록 트랜지스터를 제조한다.
따라서, 2개 이상의 문턱전압을 가지는 채널을 형성함으로써 종래 트랜지스터가 게이트 전압에 따라 ON/OFF 만을 구별하는 방식과 달리 OFF/제1드레인 전 류(Id-1), 제2드레인 전류(Id-2)와 같이 3개 이상의 상태를 구별할 수 있기 때문에 메모리 반도체에서의 집적도를 올릴 수 있다.
또한, 이는 플래시 메모리와 같은 게이트절연막의 터널링 방식을 이용하여 멀티셀을 구현하는 것이 아니라 소스와 드레인 간의 전류를 제어하는 방식이기 때문에 동작 속도가 빠른 비휘발성 메모리 트랜지스터를 제조할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 평면도 및 단면도이다.
여기서, 상기 A―A'는 반도체 기판에 형성된 게이트 하부를 채널의 길이 방향으로 절단한 절단선이고, 상기 B―B'는 채널의 폭 방향으로 절단한 절단선이다.
도시된 바와 같이, 채널의 폭 방향으로 절단된 B―B'를 기준으로, 활성영역을 한정하는 소자분리막(202)이 형성된 반도체 기판(200)의 게이트 형성 영역을 포함하는 활성영역이 상기 소자분리막(202)의 높이 보다 낮은 높이(H)로 리세스되어 있고, 상기 리세스된 활성영역(H)의 중앙부에는 홈(H')이 형성되어 있다. 그리고, 상기 홈(H')을 포함한 활성영역의 게이트 형성 영역 상에는 게이트도전막(208) 및 하드마스크막(210)이 적층된 게이트가 형성되어 있고, 상기 게이트의 양측 상기 리세스된 활성영역(H) 상에는 100 ∼500Å의 두께를 갖고 이온주입이 수행된 실리콘 에피층으로 이루어진 접합 영역(218)이 형성되어 있다. 또한, 상기 홈(H')의 일측벽 및 타측벽의 활성영역 부분과 상기 홈 바닥의 활성영역 부분 각각에 문턱전압 조절영역(212, 214, 216)들이 형성되어 있다.
여기서, 상기 리세스된 활성영역(H)은 300 ∼ 3000Å의 깊이로 식각되어 있고, 상기 홈(H')은 상기 리세스된 활성영역(H)의 바닥으로부터 300 ∼ 3000Å의 깊이로 형성되어 있다.
그리고, 상기 홈 일측벽, 타측벽 및 바닥의 활성영역 부분에는 각각 제1, 제2 및 제3문턱전압 조절영역(212, 214, 216)이 형성되어 있으며, 상기 홈 일측벽 및 타측벽의 제1 및 제2문턱전압 조절영역(212, 214)은 동일한 불순물 도핑 농도를 갖고, 홈 바닥의 제3문턱전압 조절영역(216)은 상기 제1 및 제2문턱전압 조절영역(212, 214)과 다른 불순물 도핑 농도를 갖도록 구성될 수 있거나, 또는, 상기 홈 일측벽, 타측벽 및 바닥의 활성영역 부분의 제1, 제2 및 제3문턱전압 조절영역(212, 214, 216)이 모두 다른 불순물 도핑 농도를 갖도록 구성되어 있다.
따라서, 본 발명에 따른 구조에서와 같이, 채널의 길이를 길게하는 것을 포함하여 채널의 유효 폭을 증가시킴으로써 트랜지스터의 캐이어의 이동량을 대폭 증가시킬 수 있다.
그리고, 상기 홈에 2개 이상의 문턱전압 조절영역을 형성하고, 이를 휘발성 메모리 셀에 적용하면 1셀에 2비트(bit)를 저장할 수 있는 멀티셀 기술을 확보할 수 있어 메모리 반도체에서의 집적도를 높일 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 3a를 참조하면, 활성영역을 한정하는 소자분리막(202)이 형성된 반도체 기판(200) 상에 산화막과 폴리실리콘막으로 게이트 형성영역을 노출시키는 마스크 패턴(미도시)을 형성한 후, 식각 공정을 진행하여 활성영역의 게이트 형성 영역을 300 ∼ 3000Å의 깊이(H)로 리세스시키고, 상기 마스크패턴을 제거한다.
도 3b를 참조하면, 상기 리세스된 활성영역(H)의 게이트 형성 영역을 포함하여 반도체 기판(200) 상에 절연막 스페이서(204)를 형성한다. 이때, 상기 절연막 스페이서(204)는 원자층증착공정(ALD) 또는 저압화학기상증착법(CVD)을 사용하여 형성된 산화막 또는 질화막으로 이루어지고, 20 ∼ 500Å의 두께로 형성된다.
도 3c를 참조하면, 상기 절연막 스페이서(204)가 형성된 반도체 기판(200)에 스페이서 식각 공정을 진행하여, 상기 리세스된 활성영역(H)의 측벽에만 절연막 스페이서(204)를 잔류시킨다.
도 3d를 참조하면, 상기 리세스된 활성영역(H)의 측벽에 절연막 스페이서(204)가 형성되어 있는 반도체 기판(200)에 식각 공정을 진행하여 상기 게이트 형성 영역의 리세스된 활성영역(H)의 바닥으로부터 300 ∼ 3000Å의 깊이로 홈(H')을 형성한다. 이때, 상기 홈(H')의 형성시 상기 리세스된 활성영역(H) 이외의 활성영역 부분도 300 ∼ 3000Å의 깊이로 식각된다.
도 3e를 참조하면, 상기 홈(H') 일측벽 및 타측벽의 활성영역 부분이 동일한 불순물 도핑 농도를 갖도록 제1이온주입 공정을 수행하여 상기 홈 측벽에 동일한 불순물 도핑 농도를 갖는 제1 및 제2문턱전압 조절영역(212, 214)을 형성한다.
그런 다음, 상기 홈(H')의 바닥에 상기 홈(H') 측벽에 형성된 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 홈(H')의 바닥에 제3문턱전압 조절영역(216) 형성한다.
이어서, 상기 절연막 스페이서를 제거한다.
도 3f를 참조하면, 상기 리세스된 활성영역(H) 및 홈(H')을 포함한 반도체 기판(200) 상에 게이트절연막(206)을 형성한다.
그런 다음, 상기 게이트절연막 상에(206) 상에 게이트도전막(208) 및 하드마스크막(210)을 형성한 후, 식각 공정을 진행하여 활성영역의 게이트를 형성한다.
이어서, 상기 홈 양측의 리세스된 활성영역(H) 상에 접합 영역(218)이 형성된 실리콘 에피층을 형성한다.
이후, 도시하지는 않았으나, 계속해서 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트형 트랜지스터를 제조한다.
한편, 상기 도 3e에서 상술한 문턱전압 조절영역 형성 방법 외에 상기 제1, 제2 및 제3문턱전압 조절영역(212, 214, 216)은 다른 방법의 이온주입 공정으로 형성할 수 있다.
도 4 내지 도 5는 본 발명의 일 실시예에 따른 이온주입 방법을 설명하기 위하여 도시한 단면도이다.
도 4를 참조하면, 상기 홈(H')의 일측벽에 일방향으로 각도를 가지는 제1이온주입 공정을 수행하여 제1문턱전압 조절영역(212)을 형성한다.
그런 다음, 상기 제1이온주입 공정이 수행된 홈(H')의 타측벽에 상기 제1이온주입 공정과 반대 방향으로 각도를 가지고 상기 타측벽이 상기 제1문턱전압 조절영역(212)과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 조절영역(214)을 형성한다.
이어서, 상기 홈(H')의 바닥에 상기 제1 및 제2문턱전압 조절영역(212, 214)과 다른 불순물 도핑 농도를 갖도록 제3이온주입 공정을 수행하여 제3문턱전압 조절영역(216)을 형성한다.
아울러, 상기 제1, 제2 및 제3문턱전압 조절영역(212, 214, 216)을 형성하기 위한 다른 방법의 이온주입 공정은, 도 5를 참조하면, 상기 홈(H')의 일측벽 및 상기 홈(H')의 바닥에 이온주입 각도를 조절하여 일방향으로 각도를 가지는 제1이온주입 공정을 수행하여 제1문턱전압 조절영역(212)을 형성한다.
그런 다음, 상기 제1이온주입 공정이 수행된 홈(H')의 타측벽 및 바닥에 각도를 조절하여 상기 제1이온주입 공정과 반대 방향으로 각도를 가지고 상기 타측벽이 상기 제1문턱전압 조절영역(212)과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 조절영역(214)을 형성한다.
따라서, 상기 홈(H')의 바닥은 상기 제1 및 제2이온주입 공정에 의하여 상기 홈(H')의 바닥에는 상기 제1 및 제2문턱전압 조절영역(212, 214)와 다른 불순물 도핑 농도를 갖는 제3문턱전압 조절영역(216)이 형성된다.
이때, 필요에 따라 상기 홈(H')의 바닥에 제3이온주입 공정을 더 수행할 수 있다.
한편, 본 발명은 다른 방법으로 폭 및 길이가 길어진 채널을 형성할 수 있고, 게이트 형성 영역에 구비된 홈의 각 측면 및 바닥부에 각각 문턱전압이 다른 문턱전압 조절영역이 형성된 트랜지스터를 제조할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 활성영역을 한정하는 소자분리막(302)이 형성된 반도체 기판(300)의 게이트 형성 영역에 홈(H, H')이 형성되어 있고, 상기 홈(H, H')을 포함한 활성영역의 게이트 형성 영역 상에는 게이트도전막(308) 및 하드마스크막(310)이 적층된 게이트가 형성되어 있다. 그리고, 상기 게이트의 양측 활성영역에는 접합 영역(318)이 형성되어 있으며, 상기 홈 하부(H' : 이하 홈)의 일측벽 및 타측벽의 활성영역 부분과 상기 홈(H') 바닥의 활성영역 부분 각각에 문턱전압 조절영역(312, 314, 316)들이 형성되어 있다.
여기서, 상기 홈(H')은 600 ∼ 6000Å의 깊이로 식각되어 있고, 상기 홈(H')의 일측벽 및 타측벽 활성영역 부분에 형성된 문턱전압 조절영역(312, 314, 316)은 상기 활성영역의 표면으로부터 300 ∼ 6000Å의 깊이로 형성되어 있다.
그리고, 상기 홈(H') 일측벽, 타측벽 및 바닥의 활성영역 부분에는 각각 제1, 제2 및 제3문턱전압 조절영역(312, 314, 316)이 형성되어 있으며, 상기 홈(H') 일측벽 및 타측벽의 제1 및 제2문턱전압 조절영역(312, 314)은 동일한 불순물 도핑 농도를 갖고, 홈(H') 바닥의 제3문턱전압 조절영역(216)은 상기 제1 및 제2문턱전압 조절영역(212, 214)과 다른 불순물 도핑 농도를 갖도록 구성될 수 있거나, 또는, 상기 홈(H') 일측벽, 타측벽 및 바닥의 활성영역 부분의 제1, 제2 및 제3문턱전압 조절영역(212, 214, 216)이 모두 다른 불순물 도핑 농도를 갖도록 구성되어 있다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 7a를 참조하면, 활성영역을 한정하는 소자분리막(302)이 형성된 반도체 기판(300) 상에 산화막과 폴리실리콘막으로 게이트 형성영역을 노출시키는 마스크패턴(320)을 형성한 후, 식각 공정을 진행하여 활성영역의 게이트 형성 영역을 300 ∼ 3000Å의 깊이(H)로 리세스시킨다.
도 7b를 참조하면, 상기 마스크패턴(320) 및 리세스된 활성영역(H)을 포함하여 반도체 기판(300) 상에 절연막 스페이서(304)를 형성한다. 이때, 상기 절연막 스페이서(304)는 원자층증착공정(ALD) 또는 저압화학기상증착법(CVD)을 사용하여 형성된 산화막 또는 질화막으로 이루어지고, 20 ∼ 500Å의 두께로 형성된다.
도 7c를 참조하면, 상기 절연막 스페이서(304)가 형성된 반도체 기판(300)에 스페이서 식각 공정을 진행하여, 상기 리세스된 활성영역(H)의 측벽에 형성된 절연막 스페이서(304)를 제외한 절연막 스페이서(304)를 제거한다.
도 7d를 참조하면, 상기 리세스된 활성영역(H)의 측벽에 형성된 절연막 스페이서(304)와 상기 마스크패턴(320)을 식각마스크로 상기 반도체 기판(300)에 식각 공정을 진행하여 상기 게이트 형성 영역의 리세스된 활성영역(H)의 바닥으로부터 300 ∼ 3000Å의 깊이로 홈(H')을 형성한다.
도 7e를 참조하면, 상기 홈(H') 일측벽 및 타측벽의 활성영역 부분이 동일한 불순물 도핑 농도를 갖도록 제1이온주입 공정을 수행하여 상기 홈 측벽에 동일한 불순물 도핑 농도를 갖는 제1 및 제2문턱전압 조절영역(312, 314)을 형성한다.
그런 다음, 상기 홈(H')의 바닥에 상기 홈(H') 측벽에 형성된 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 홈(H') 의 바닥에 제3문턱전압 조절영역(316) 형성한다.
이어서, 상기 절연막 스페이서 및 마스크패턴을 제거한다.
도 7f를 참조하면, 상기 리세스된 활성영역(H) 및 홈(H')을 포함한 반도체 기판(200) 상에 게이트절연막(306)을 형성한다.
그런 다음, 상기 게이트절연막 상에(306) 상에 게이트도전막(308) 및 하드마스크막(310)을 형성한 후, 식각 공정을 진행하여 활성영역의 게이트를 형성한다.
이어서, 상기 게이트의 양측 활성영역에 이온주입 공정을 수행하여 접합 영역(318)을 형성한다.
이후, 도시하지는 않았으나, 계속해서 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트형 트랜지스터를 제조한다.
한편, 상기 도 7e에서 상술한 문턱전압 조절영역 형성 방법 외에 상기 제1, 제2 및 제3문턱전압 조절영역(212, 214, 216)은 다른 방법의 이온주입 공정으로 형성할 수 있다.
도 8 내지 도 9는 본 발명의 다른 실시예에 따른 이온주입 방법을 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(300)의 홈 내에 제1, 제2, 및 제3문턱전압 조절영역(312, 314, 316)이 형성되며, 이온 주입 방법은 상술한 도 4 및 도 5와 동일한 방법으로 진행된다.
도 10은 3개의 문턱전압 영역을 갖는 반도체 소자의 채널에 게이트 전압을 인가한 경우의 드레인 전류 특성을 도시한 그래프이다.
도시된 바와 같이, 3개의 문턱전압 영역을 갖는 트랜지스터에서 소스와 드레인 간의 동작 전류를 아날로그가 아닌 디지털 방식으로 미세하게 게이트 전압을 조절하여 인가하는 경우, OFF, 제1드레인 전류(Id-1), 제2드레인 전류(Id-2) 및 제3드레인 전류(Id-1)의 총4가지 상태의 드레인 전류 상태로 구별할 수 있다.
따라서, 이러한 3개의 문턱전압 영역을 갖는 반도체 소자의 채널 구조를 가지는 트랜지스터를 휘발성 메모리 셀에 적용하면, 1셀에 2비트(bit)를 저장할 수 있는 멀티셀 기술을 확보할 수 있어 메모리 반도체에서의 집적도를 높일 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 누설전류를 줄이고 동작 전류를 증가시켜며 집적도를 높일 수 있도록 채널의 길이뿐만 아니라 채널의 유효 폭을 증가시킴으로써 캐이어의 이동량을 대폭 증가시킬 수 있다.
그리고, 상기 폭 및 길이가 길어진 채널의 각 측면 및 바닥부에 각각 문턱전압이 다르도록 도핑하여 2개 이상의 문턱전압을 가지도록 트랜지스터를 제조함으로써 OFF/제1드레인 전류(Id-1), 제2드레인 전류(Id-2)와 같이 3개 이상의 상태를 구별할 수 있기 때문에 메모리 반도체에서의 집적도를 올릴 수 있다.
또한, 이는 플래시 메모리와 같은 게이트절연막의 터널링 방식을 이용하여 멀티셀을 구현하는 것이 아니라 소스와 드레인 간의 전류를 제어하는 방식이기 때문에 동작 속도가 빠른 비휘발성 메모리 트랜지스터를 제조할 수 있다.
Claims (38)
- 게이트 형성 영역을 포함하는 활성영역이 리세스되고, 상기 리세스된 활성영역에서의 상기 게이트 형성 영역의 중앙부에 홈이 형성된 반도체 기판;상기 반도체 기판 내에 상기 리세스된 활성영역 보다 높은 높이로 형성된 소자분리막;상기 홈을 포함한 상기 활성영역의 게이트 형성 영역 상에 형성된 게이트;상기 게이트 양측의 상기 리세스된 활성영역 상에 형성된 접합영역;상기 게이트 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 형성된 문턱전압 조절영역;을 포함하며,상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 활성영역은 300 ∼ 3000Å의 깊이로 리세스된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 홈은 상기 리세스된 활성영역의 표면으로부터 300 ∼ 3000Å의 깊이로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 접합 영역은 상기 게이트 양측의 리세스된 활성영역 상에 형성된 도핑된 실리콘 에피층으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 실리콘 에피층은 100 ∼ 500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 동일한 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 홈 일측벽의 활성영역 부분, 상기 홈의 타측벽의 활성영역 부분 및 상 기 홈 아래의 활성영역 부분은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 내에 게이트 형성 영역을 포함한 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역을 리세스시킴과 아울러 상기 활성영역에서의 게이트 형성 영역 중앙에 홈을 형성하는 단계;상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계;상기 홈을 포함한 활성영역의 게이트 형성 영역 상에 게이트를 형성하는 단계; 및상기 홈 양측의 리세스된 활성영역 상에 접합 영역이 형성된 실리콘 에피층을 형성하는 단계;를 포함하며,상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 활성영역을 리세스시킴과 아울러 상기 활성영역에서의 게이트 형성 영 역 중앙에 홈을 형성하는 단계는,상기 활성영역에서의 게이트 형성 영역을 리세스시키는 단계;상기 리세스된 게이트 형성 영역의 측벽에 절연막 스페이서를 형성하는 단계; 및상기 절연막 스페이서를 식각마스크로 이용해서 노출된 활성영역 부분을 식각하여 상기 리세스된 활성영역의 게이트 형성 영역에 홈을 형성함과 아울러 상기 게이트 형성 영역 이외의 나머지 활성영역 부분을 리세스시키는 단계;를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 활성영역은 300 ∼ 3000Å의 깊이로 리세스하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 홈은 상기 활성영역의 바닥으로부터 300 ∼ 3000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 절연막 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 절연막 스페이서는 20 ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 절연막 스페이서는 원자층증착공정(ALD) 또는 저압화학적기상증착(LPCVD) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 실리콘 에피층은 100 ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는,상기 홈의 일측벽 및 타측벽에 제1이온주입 공정을 수행하여 상기 홈의 일측벽 및 타측벽이 동일한 불순물 도핑 농도를 갖도록 제1 및 제2문턱전압 조절영역을 형성하는 단계;및상기 홈의 바닥에 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제3문턱전압 조절영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는,상기 홈의 일측벽에 제1이온주입 공정을 수행하여 제1문턱전압 조절영역을 형성하는 단계;상기 홈의 타측벽에 상기 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 영역을 형성하는 단계; 및상기 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 홈의 바닥에 제3이온주입 공정을 수행하여 제3문턱전압 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는,상기 홈의 일측벽 및 바닥에 이온주입 각도를 조절해 제1이온주입 공정을 수행하여 제1문턱전압 조절영역을 형성하는 단계;및상기 홈의 타측벽 및 바닥에 이온주입 각도를 조절해 제1문턱전압 조절영역 과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 조절영역을 형성하는 단계;를 포함하며,상기 서로 다른 불순물 도핑 농도로 수행된 제1 및 제2이온주입 공정으로 상기 홈의 바닥에는 상기 제1 및 제2제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖는 제3문턱전압 조절영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서,상기 홈의 바닥에 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제3이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 활성영역의 게이트 형성 영역에 홈이 형성된 반도체 기판;상기 홈을 포함한 상기 활성영역의 게이트 형성 영역 상에 형성된 게이트;상기 게이트 양측의 활성영역에 형성된 접합영역;상기 게이트 방향에 따른 홈 일측벽 및 타측벽 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 형성된 문턱전압 조절영역;을 포함하며,상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 제 21 항에 있어서,상기 홈은 600 ∼ 6000Å의 깊이로 리세스된 것을 특징으로 하는 반도체 소자.
- 제 21 항에 있어서,상기 홈 일측벽 및 타측벽 활성영역 부분에 형성된 문턱전압 조절영역은 상기 활성영역의 표면으로부터 300 ∼ 6000Å의 깊이에 형성된 것을 특징으로 하는 반도체 소자.
- 제 21 항에 있어서,상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 동일한 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 제 21 항에 있어서,상기 홈 일측벽 및 타측벽의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 제 21 항에 있어서,상기 홈 일측벽의 활성영역 부분, 상기 홈의 타측벽의 활성영역 부분 및 상 기 홈 아래의 활성영역 부분은 서로 다른 불순물 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 내에 게이트 형성 영역을 포함한 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역의 게이트 형성 영역에 홈을 형성하는 단계;상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계;상기 홈을 포함한 활성영역의 게이트 형성 영역 상에 게이트를 형성하는 단계; 및상기 게이트 양측에 접합 영역을 형성하는 단계; 를 포함하며,상기 홈 일측벽 및 타측벽을 포함한 홈 측벽의 활성영역 부분에 형성된 문턱전압 조절영역과 상기 홈 아래의 활성영역 부분에 형성된 문턱전압 조절영역은 서로 다른 불순물 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 활성영역의 게이트 형성 영역에 홈을 형성하는 단계는,상기 활성영역 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계;상기 활성영역에서의 게이트 형성 영역을 리세스시키는 단계;상기 마스크패턴 및 리세스된 게이트 형성 영역을 포함하여 반도체 기판 상에 절연막 스페이서를 형성하는 단계;상기 반도체 기판에 스페이서 시각 공정을 진행하여 상기 리세스된 게이트 형성 영역의 바닥을 노출시키는 단계;상기 마스크패턴 및 절연막 스페이서를 식각마스크로 이용해서 노출된 활성영역 부분을 식각하여 상기 리세스된 활성영역의 게이트 형성 영역에 홈을 형성하는 단계; 및상기 마스크패턴 및 절연막 스페이서를 제거하는 단계;를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 활성영역은 300 ∼ 3000Å의 깊이로 리세스하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 홈은 상기 활성영역의 바닥으로부터 300 ∼ 3000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 28 항에 있어서,상기 마스크패턴은 산화막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 28 항에 있어서,상기 절연막 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 28 항에 있어서,상기 절연막 스페이서는 20 ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 28 항에 있어서,상기 절연막 스페이서는 원자층증착공정(ALD) 또는 저압화학적기상증착(LPCVD) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는,상기 홈의 일측벽 및 타측벽에 제1이온주입 공정을 수행하여 상기 홈의 일측벽 및 타측벽이 동일한 불순물 도핑 농도를 갖도록 제1문턱전압 조절영역을 형성하 는 단계; 및상기 홈의 바닥에 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는,상기 홈의 일측벽에 제1이온주입 공정을 수행하여 제1문턱전압 조절영역을 형성하는 단계;상기 홈의 타측벽에 상기 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 영역을 형성하는 단계; 및상기 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제3이온주입 공정을 수행하여 제3문턱전압 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 홈의 게이트 형성 방향에 따른 홈 일측벽 및 타측벽의 활성영역 부분 및 상기 홈 아래의 활성영역 부분 각각에 문턱전압 조절영역을 형성하는 단계는,상기 홈의 일측벽 및 바닥에 이온주입 각도를 조절해 제1이온주입 공정을 수 행하여 제1문턱전압 조절영역을 형성하는 단계; 및상기 홈의 타측벽 및 바닥에 이온주입 각도를 조절해 제1문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제2이온주입 공정을 수행하여 제2문턱전압 조절영역을 형성하는 단계;를 포함하며,상기 서로 다른 불순물 도핑 농도로 수행된 제1 및 제2이온주입 공정으로 상기 홈의 바닥에는 상기 제1 및 제2제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖는 제3문턱전압 조절영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 37 항에 있어서,상기 홈의 바닥에 제1 및 제2문턱전압 조절영역과 다른 불순물 도핑 농도를 갖도록 제3이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031906A KR100861298B1 (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031906A KR100861298B1 (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100861298B1 true KR100861298B1 (ko) | 2008-10-01 |
Family
ID=40152595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070031906A KR100861298B1 (ko) | 2007-03-30 | 2007-03-30 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100861298B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014590A (ja) | 2002-06-04 | 2004-01-15 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| KR20060104086A (ko) * | 2005-03-29 | 2006-10-09 | 주식회사 하이닉스반도체 | 트랜지스터 문턱전압 조절방법 |
| KR20070002549A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| KR20070002575A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2007
- 2007-03-30 KR KR1020070031906A patent/KR100861298B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014590A (ja) | 2002-06-04 | 2004-01-15 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| KR20060104086A (ko) * | 2005-03-29 | 2006-10-09 | 주식회사 하이닉스반도체 | 트랜지스터 문턱전압 조절방법 |
| KR20070002549A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| KR20070002575A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7394116B2 (en) | Semiconductor device including a multi-channel fin field effect transistor including protruding active portions and method of fabricating the same | |
| KR101235559B1 (ko) | 리세스 채널 트랜지스터 및 그 제조 방법 | |
| US7842594B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100233976B1 (ko) | 트렌치 분리구조를 구비한 반도체 장치 및 그 제조방법 | |
| US8969157B2 (en) | Method of manufacturing semiconductor device having field plate electrode | |
| US7875938B2 (en) | LDMOS device with multiple gate insulating members | |
| US8067799B2 (en) | Semiconductor device having recess channel structure and method for manufacturing the same | |
| CN106252391B (zh) | 半导体结构及其制作方法 | |
| US20060216880A1 (en) | FINFET devices and methods of fabricating FINFET devices | |
| KR20080037140A (ko) | 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법 | |
| US20210202322A1 (en) | Semiconductor device | |
| CN111834461A (zh) | 晶体管结构 | |
| KR100854501B1 (ko) | 리세스 채널 영역을 갖는 모스 트랜지스터 및 그 제조방법 | |
| US6570200B1 (en) | Transistor structure using epitaxial layers and manufacturing method thereof | |
| CN113097301B (zh) | 半导体结构及半导体结构的形成方法 | |
| KR100861298B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100742758B1 (ko) | 플래시 메모리 소자 및 그 제조방법 | |
| US8680612B2 (en) | Semiconductor device and manufacturing method thereof | |
| US11901447B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI836152B (zh) | 電晶體結構 | |
| KR102501554B1 (ko) | 누설 전류가 감소되고 온/오프 전류를 조정할 수 있는 트랜지스터 구조체 | |
| KR100866141B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100657824B1 (ko) | 핀 트랜지스터 및 그 제조 방법 | |
| KR20070032469A (ko) | 반도체 소자의 제조방법 | |
| KR100818113B1 (ko) | 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |