KR102575699B1 - 나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자 - Google Patents

나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자 Download PDF

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Abstract

본 발명에 따른 나노시트 반도체 소자 제조방법은, 기판 상에 에피택셜 성장을 이용하여 소정 두께의 도핑층을 형성하는 단계, 상기 도핑층이 성장된 기판 상에 교번적으로 적층된 제1 반도체층과 제2 반도체층의 스택 구조체를 형성하는 단계, 소스/드레인 영역을 형성하기 위해 상기 스택 구조체를 식각하는 단계, 상기 스택 구조체의 상부에 희생층을 형성하는 단계, 상기 스택 구조체 및 상기 희생층의 적어도 일부에 제1 절연층을 형성하는 단계, 상기 상기 소스/드레인 영역에 소스 및 드레인을 형성하는 단계, 상기 소스 및 게이트 상부에 제2 절연층을 형성하는 단계 및 상기 제1 반도체층을 제거하고, 제거된 영역에 게이트를 형성하는 단계를 포함한다. 이에 의하면, 1층 채널에서 발생하는 펀치쓰루(punch-through) 현상을 억제하여 반도체 소자의 누설전류(off-state current)를 억제할 수 있게 된다.

Description

나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자{NANOSHEET SEMI-CONDUCTOR DEVICE FABRICATING METHOD AND NANOSHEET SEMI-CONDUCTOR DEVICE FABRICATED BY THE SAME}
본 발명은 초박형 도핑 우물층을 갖는 나노시트 반도체 소자의 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자에 관한 것이다.
반도체 소자의 소형화와 함께 칩의 집적도가 더욱 향상되었고, 그 처리속도도 지속적으로 빨라지고 있지만, 그와 함께 단채널효과(short-channel effect) 현상이 심해지는 것이 문제점으로 대두되고 있다. 단채널효과란, 반도체 소자의 채널 길이가 짧아짐에 따라, 오프(OFF) 과정에서도 반도체 소자가 전기적으로 완전히 꺼지지 못하고, 누설전류(off-state current)의 양이 증가하는 현상을 일컫는다. 이러한 누설전류의 증가는 반도체 소자의 대기전력(static power)을 증가시킬 뿐만 아니라, 칩의 발열을 초래하여 해당 칩이 탑재된 각종 기기의 배터리를 소모시키거나 칩의 수명을 저하시키는 요인으로 작용한다.
반도체 소자는 2차원 구조의 평면형(planar) FET에서 3차원 구조인 FinFET 으로 진화되었으며, 그 과정에서 게이트 통제력(gate controllability)의 개선으로 인해 단채널효과는 효과적으로 억제될 수 있었다. 하지만, 반도체 소자의 소형화가 3나노, 2나노 등의 극단적인 수준으로 소형화되면서 기존의 FinFET으로는 단채널효과를 개선하는 데 한계가 있었고, 이에 나노시트 반도체 소자(nanosheet FET) 기술이 새롭게 등장하게 되었다.
나노시트 반도체 소자는 기존의 FinFET에 비하여 더욱 우수한 게이트 통제력을 지닌다. 이는 반도체 소자의 게이트전극이 채널의 모든 면(4면)을 감싸고 있는 GAA(gate-all-around) 형태로 구성되어 있기 때문이다.
도 1은 종래의 나노시트 반도체 소자의 단면을 도시한다. 도 1에 도시된 바와 같이, 종래의 나노시트 반도체 소자는 기판 내에 소정 도핑 농도의 우물층을 지니고 있으며, 우물층의 깊이(두께)는 대략 100∼200nm에 달하게 된다. 도 1에 도시된 종래의 나노시트 반도체 소자는 실리콘 기판(Si substrate)에 우물층을 형성하게 되는데, 이 과정에서 이온 주입 공정(ion implantation)을 진행하게 되므로, 기판 내 균일하지 못한 도핑이 이루어지고, 실리콘 격자 내에 손상을 유발하게 되는 등의 문제가 생겼다.
한편, 나노시트 반도체 소자는 통상적으로 3개 이상 적층된 채널을 보유하고 있지만, 이러한 나노시트 반도체 소자도 가장 아래층에 위치한 1층의 채널은 GAA 구조의 소자가 아닌, 2차원 소자인 planar 구조를 취할 수밖에 없다. 이 때문에 누설전류의 통제가 불가능하다는 문제점이 여전히 존재한다.
한국공개특허공보 제10-2006-0028479호 (2006년03월29일 공개)
본 발명은 상술한 문제점을 감안하여 안출된 것으로, 본 발명의 목적은 1층 채널에서 발생하는 펀치쓰루(punch-through) 현상을 억제하여 반도체 소자의 누설전류를 억제할 수 있는 나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 나노시트 반도체 소자 제조방법은, 기판 상에 에피택셜 성장을 이용하여 소정 두께의 도핑층을 형성하는 단계; 상기 도핑층이 성장된 기판 상에 교번적으로 적층된 제1 반도체층과 제2 반도체층의 스택 구조체를 형성하는 단계; 소스/드레인 영역을 형성하기 위해 상기 스택 구조체를 식각하는 단계; 상기 스택 구조체의 상부에 희생층을 형성하는 단계; 상기 스택 구조체 및 상기 희생층의 적어도 일부에 제1 절연층을 형성하는 단계; 상기 소스/드레인 영역에 소스 및 드레인을 형성하는 단계; 상기 소스 및 게이트의 상부에 제2 절연층을 형성하는 단계; 및 상기 제1 반도체층을 제거하고, 제거된 영역에 게이트를 형성하는 단계;를 포함한다.
그리고, 상기 도핑층의 상기 소정 두께는 10nm 이하일 수 있다.
또한, 상기 도핑층 및 스택 구조체를 형성하는 단계는, 동일 챔버 내에서 수행될 수 있다.
그리고, 상기 도핑층은 상기 기판과 동일한 타입의 도펀트가 1018cm-3 이상의 농도로 도핑될 수 있다.
또한, 상기 제1 반도체층은 SiGe로 이루어지고, 상기 제2 반도체층은 Si로 이루어질 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 나노시트 반도체 소자는 기판; 상기 기판 상에 에피택셜 성장에 의해 형성된 도핑층; 상기 도핑층이 형성된 상기 기판에 대하여 수직 방향으로 형성되며, 복수의 채널을 갖는 게이트; 상기 채널의 일단에 형성되는 소스 및 타단에 형성되는 드레인;을 포함한다.
그리고, 상기 도핑층의 상기 소정 두께는 10nm 이하일 수 있다.
또한, 상기 도핑층은 상기 기판과 동일한 타입의 도펀트가 1018cm-3 이상의 농도로 도핑될 수 있다.
본 발명에 따른 나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자에 의하면, 1층 채널에서 발생하는 펀치쓰루(punch-through) 현상을 억제하여 반도체 소자의 누설전류(off-state current)를 억제할 수 있게 된다.
또한, 고농도 도핑된 초박형 우물층을 에피택셜 성장(epitaxial growth) 공정을 통하여 형성하기 때문에, 이온주입(ion implantation)을 활용한 우물형성 공정을 거치게 되는 종래 기술에 비하여 도핑분포의 균일성이 월등히 향상되므로 제조 수율을 증가시킬 수 있다.
나아가, 종래의 이온주입을 활용하는 우물형성 공정에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상을 초래하지 않는다는 기술적 효과를 도모한다.
도 1은 종래의 나노시트 반도체 소자의 단면을 도시한다.
도 2a 내지 2c는 본 발명에 따른 나노시트 반도체 소자를 도시한다.
도 3a 내지 3f는 본 발명에 따른 나노시트 반도체 소자 제조방법을 도시한다.
도 4는 본 발명에 따른 나노시트 반도체 소자 제조방법에 의하여 제조된 나노시트 반도체 소자의 향상된 특성을 나타내는 그래프이다.
도 5는 본 발명에 따른 나노시트 반도체 소자 제조방법에 의하여 제조된 나노시트 반도체 소자의 향상된 특성을 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 2a 내지 2c는 본 발명에 따른 나노시트 반도체 소자를 도시한다. 구체적으로, 도 2a는 본 발명에 따른 나노시트 반도체 소자의 사시도이고, 도 2b는 도 2a에 도시된 나노시트 반도체 소자를 Z-Z'선으로 자른 단면도이고, 도 2b는 도 2a에 도시된 나노시트 반도체 소자를 Y-Y'선으로 자른 단면도이다.
도 2a 내지 도 2c에 도시된 나노시트 반도체 소자는 하부에서 상부까지 총 4개층의 채널을 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 도 2a 내지 도 2c를 참조하면, 본 발명에 따른 나노시트 반도체 소자는 기판(110), 도핑층(120), 게이트(180), 소스(161) 및 드레인(162)을 포함한다.
도핑층(120)은 에피택셜 성장에 의하여 기판 상에 형성된다. 이때, 기판(110)이 p-타입이면 도핑층(120)도 p-타입 도펀트로 도핑되며, 기판(110)이 n-타입인 경우, 도핑층(120)도 n-타입 도펀트로 도핑될 수 있다. 이때, 도핑층(120)의 도핑 농도는 기판(110)의 도핑 농도의 10배 내지 1,000배일 수 있다. 구체적으로, 도핑층(120)은 기판(110)과 동일한 타입의 도펀트가 1018cm-3 이상의 농도로 도핑될 수 있다.
도핑층(120)은 나노시트 반도체 소자의 최하위층에 위치한 1층 채널 영역에 형성된 고농도 도핑의 초박형 우물층에 해당한다. 이는 소자의 구동 중 기판(110)에서 발생하는 누설전류를 억제하는 기능을 갖는다. 도핑층(120)의 두께(TLD)는 다양하게 설계될 수 있으나, 10nm 내외, 바람직하게는, 10nm 이하일 수 있다.
게이트(180)는 도핑층(120)이 형성된 기판(110)에 대하여 수직 방향으로 형성된다. 게이트(180)는 금속 물질로 형성될 수 있지만 이에 한정되지 않으며, 제1 절연층(150)에 의해 절연될 수 있다. 제1 절연층(150)은 이너 스페이서(inner spacer)로 질화규소 Si3N4 등의 물질일 수 있지만, 이에 한정되지 않는다. 게이트(180)에 포함된 복수의 채널의 일단에는 소스(161)가 형성되고, 타단에는 드레인(162)이 형성된다. 게이트(180)는 게이트 절연막(181,182)에 의하여 둘러싸일 수 있다.
도 2a 내지 2c에 도시된 나노시트 반도체 소자는 일 실시예에 해당하고, 도핑층(120) 상부의 각 구성(예: 채널, 소스, 드레인, 절연층 등)의 배치, 재료, 구조 등은 당업자에 의하여 다양하게 설계변경될 수 있다. 즉, 당업자는 종래의 다양한 게이트-올-어라운드(GAA) 구조를 차용하여 본 발명을 다양하게 설계변경할 수 있을 것이다. 따라서, 본 명세서에서는 각 구성의 배치, 재료, 구조 등에 대한 일반적인 설명은 생략하기로 한다.
도 3a 내지 3f는 본 발명에 따른 나노시트 반도체 소자 제조방법을 도시한다.
먼저, 도 3a에 도시된 바와 같이, 기판(110) 상에 도핑층(120)을 형성한다. 이때, 에피택셜 성장(epitaxial growth) 공정을 이용한다. 도핑층(120)의 두께는 10nm 이하가 되도록 에피택셜 성장 공정을 수행한다. 이때, 도핑층(120)은 기판(110)과 동일한 타입의 도펀트가 1018cm-3 이상의 농도로 도핑될 수 있다.
이후, 도 3b에 도시된 바와 같이, 도핑층(120)이 성장된 기판(110) 상에 교번적으로 적층된 제1 반도체층(131)과 제2 반도체층(132)의 스택 구조체를 형성한다. 제1 반도체층(131)은 SiGe로 이루어지고, 제2 반도체층(132)은 Si로 이루어질 수 있지만, 이에 한정되지 않는다. 제1 반도체층(131)과 제2 반도체층(132) 역시 에피택셜 성장에 의하여 형성될 수 있다.
도 1에 도시된 종래 나노시트 반도체 소자의 경우, 우물층 형성을 위한 이온주입 공정에는 레이저 어닐링 등의 이온주입 설비가 필요하고, 이후, 반도체층을 형성하기 위해서는 에피택셜 성장을 위한 별도의 설비를 필요로 하기 때문에, 제조비용이 많이 들고, 공정이 복잡해지는 단점이 있다. 특히, 이온주입 설비에서 공정을 진행하다가 에피택셜 성장을 위한 설비로 이송해야 하는 번거로움이 있었다.
하지만, 본 발명에 따른 나노시트 반도체 소자는 도핑층(120)과 스택 구조체(130) 모두 에피택셜 성장에 의하여 형성될 수 있기 때문에, 동일 챔버 내에서 공정이 이루어질 수 있다는 이점이 있다. 이는 제조비용 절감의 이점 뿐만 아니라 공정 오류를 낮춰 수율을 증가시키는 기술적 효과까지 도모하게 된다.
한편, 도 1에 도시된 종래 나노시트 반도체 소자의 경우, 수십에서 수백 나노미터의 두꺼운 도핑 분포도(uniformity)를 지닐 수밖에 없다. 이에 따라, 기판과 드레인 사이에 강한 터널링 전류가 발생하며, 이는 또 다른 누설전류의 누설경로(leakage path)를 생성하는 것으로 알려져 있다(GIDL 현상).
반면, 본 발명에 따른 나노시트 반도체 소자는 에피택셜 공정을 사용하기 때문에, 실리콘 내 격자 손상이 없고, 본 발명의 도핑층(120)과 같이 매우 얇은 도핑 우물층의 제조가 가능하며, GIDL과 같은 문제점이 발생하지 않는다.
이후, 3c에 도시된 바와 같이, 스택 구조체(130)의 일부 영역을 식각한다. 식각되는 영역은 향후 소스와 드레인을 형성하기 위한 영역에 해당한다. 소스/드레인 영역이 형성된 뒤, 도 3d에 도시된 바와 같이 스택 구조체(130)의 상부에 희생층(140)을 형성하고, 스택 구조체(130) 및 희생층(140)의 적어도 일부에 제1 절연층(150)을 형성한다. 제1 절연층(150)은 질화규소(Si3N4)일 수 있으나 이에 한정되지 않는다.
이후, 도 3e에 도시된 바와 같이, 소스/드레인 영역에 소스(161)와 드레인(162)을 형성한다. 구체적으로, 소스(161)와 드레인(162)은 스택 구조체(130)를 사이에 두고 대향하도록 배치되고, 제1 절연층(150)의 외부에 접촉하도록 형성된다. 소스(161)와 드레인(162)은 스택 구조체(130)와 마찬가지로 기판(110)에 대해 수직 방향으로 연장될 수 있다. 즉, 길이 방향의 소스(161)와 드레인(162)의 하단은 기판(110)에 에피택셜 성장된 도핑층(120)에 접촉한다. 이때, 소스(161)와 드레인(162)의 상단은 희생층(140)의 하단과 동일한 높이에 위치할 수 있다.
마지막으로, 도 3f에 도시된 바와 같이, 소스(161)와 드레인(162)의 상단에 제2 절연층(170)을 형성하고, 제1 반도체층(131)과 희생층(140)을 제거한 뒤 게이트(180)를 형성하기 위한 재료(예: 금속 등)를 형성한다. 제2 절연층(170)은 고유전율의 SiO2일 수 있으나 이에 한정되지 않는다. 이때, 게이트(180)를 절연하기 위한 게이트 절연막 형성 공정이 더 포함될 수 있다.
도 4는 본 발명에 따른 나노시트 반도체 소자 제조방법에 의하여 제조된 나노시트 반도체 소자의 향상된 특성을 나타내는 그래프이다. 도 4의 그래프에서 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류를 나타낸다.
본 발명에 따른 나노시트 반도체 소자는 초박형 도핑 우물층이 형성됨으로써 종래 기술에 비하여 향상된 전기적 특성을 보인다. 공정한 데이터 비교를 위하여, 비교예(1e16 uniform doping으로 표시)는 본 발명에 따른 나노시트 반도체 소자에서 도핑층(120)만 제외한 것을 이용하였다. 즉, 에피택셜 성장을 이용한 초박형 도핑층(120)을 적용하기 전의 비교예와, 적용한 후의 실시예(1e19 5nm doping으로 표시)를 비교하면, SS(Substreshold Swing) 특성은 223mV/dec에서 72mV/dec로 개선되었으며, 이를 통해 VG=0V에서의 누설전류가 1.04uA에서 54.4nA 수준으로 약 20배 감소한 것을 확인할 수 있다.
도 5는 본 발명에 따른 나노시트 반도체 소자 제조방법에 의하여 제조된 나노시트 반도체 소자의 향상된 특성을 나타내는 그래프이다. 도 5의 그래프에서 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류를 나타낸다.
본 발명에 따른 나노시트 반도체 소자는 초박형 도핑 우물층이 형성됨으로써 종래 기술에 비하여 향상된 전기적 특성을 보인다. 도 5의 그래프에 도시된 바와 같이, 종래의 100nm 두께의 우물층을 가지는 반도체 소자의 전기적 특성(PTS로 표시됨)과 본 발명에 따른 나노시트 반도체 소자의 전기적 특성(TLD=5nm, TLD=10nm로 표시됨)을 비교하면, 종래 기술에 따른 반도체 소자의 누설전류가 130nA인 것에 반하여, 본 발명에 따른 나노시트 반도체 소자 누설전류가 약 1/10에 해당하는 13nA의 값을 갖는 것을 확인할 수 있다. 여기서, TLD는 도핑층(120)의 두께를 의미한다.
위에서 설명한 나노시트 반도체 소자 제조방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 기록 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나 의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판
120: 도핑층
130: 스택 구조체
131: 제1 반도체층
132: 제2 반도체층
140: 희생층
150: 제1 절연층 (inner spacer)
161: 소스
162: 드레인
170: 제2 절연층
180: 게이트

Claims (8)

  1. 기판 상에 에피택셜 성장을 이용하여 10nm 이하의 도핑 우물층을 형성하는 단계;
    상기 기판 상에 상기 도핑 우물층이 성장되면, 상기 도핑 우물층 위에 교번적으로 적층된 제1 반도체층과 제2 반도체층의 스택 구조체를 형성하는 단계;
    소스/드레인 영역을 형성하기 위해 상기 스택 구조체를 식각하는 단계;
    상기 스택 구조체의 상부에 희생층을 형성하는 단계;
    상기 스택 구조체 및 상기 희생층의 적어도 일부에 제1 절연층을 형성하는 단계;
    상기 소스/드레인 영역에 소스 및 드레인을 형성하는 단계;
    상기 소스 및 게이트의 상부에 제2 절연층을 형성하는 단계; 및
    상기 제1 반도체층을 제거하고, 제거된 영역에 게이트를 형성하는 단계;를 포함하고,
    상기 도핑 우물층 및 상기 스택 구조체를 형성하는 단계는 동일 챔버 내에서 수행되는 나노시트 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 도핑 우물층은 상기 기판과 동일한 타입의 도펀트가 1018cm-3 이상의 농도로 도핑된 나노시트 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 제1 반도체층은 SiGe로 이루어지고, 상기 제2 반도체층은 Si로 이루어진 나노시트 반도체 소자 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 기재된 나노시트 반도체 소자 제조방법에 의하여 제조된 나노시트 반도체 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
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