KR20060104086A - 트랜지스터 문턱전압 조절방법 - Google Patents

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Abstract

본 발명은 트랜지스터 문턱전압 조절방법에 관해 개시한 것으로서, 소자분리막이 구비된 실리콘 기판을 제공하는 단계와, 기판의 게이트전극이 형성될 부위를 식각하여 리세스 홈을 형성하는 단계와, 리세스 홈이 구비된 기판에 문턱전압 조절용 이온주입을 경사지게 실시하여 주입된 이온이 기판 표면, 리세스 홈의 저면 및 양측면을 감싸도록 단계와, 이온주입이 완료된 기판에 게이트산화막을 개재시켜 상기 리세스 홈을 매립시키는 게이트전극을 형성하는 단계와, 게이트전극의 양측 기판에 소오스/드레인을 형성하는 단계를 포함한다.

Description

트랜지스터 문턱전압 조절방법{method for adjusting threshold voltage of transistor}
도 2a 내지 도 2e는 본 발명에 따른 트랜지스터 문턱전압 조절방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 트랜지스터 문턱전압 조절방법을 설명하기 위한 공정단면도.
본 발명은 트랜지스터 제조방법에 관한 것으로서, 보다 구체적으로는 실리콘기판의 일부를 식각하여 3차원적으로 채널을 형성함으로써, 채널길이(channel length)를 증가시킬 수 있는 트랜지스터 문턱전압 조절방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라, 기존의 트랜지스터의 문턱전압(threshold voltage)이 급격히 낮아지는 이른 바, 쇼트 채널효과(short channel effect)가 심해지는 현상이 발생되었다. 이렇듯이, 트랜지스터의 문턱전압이 낮으면 트랜지스터를 열지 않은 상태에서도 트랜지스터의 채널을 통 한 누설전류가 커져 디램(DRAM)의 캐패시터(capacitor)에 저장된 전하가 빠져나감으로써 데이타가 소실되는 문제점이 있다.
따라서, 이러한 문제점을 없애기 위해 채널의 문턱전압을 조절할 목적으로 문턱전압 조절용 이온주입을 실시하게 되는데, 통상 실리콘기판에 B(Boron) 또는 BF2를 주입하게 된다. 이때, 주입되는 이온농도는 소자의 폭이 증가할수록 높여야 한다. 그러나, 문턱전압 조절용 이온주입의 농도가 높아지면 불순물영역과 만나는 지역에 형성되는 공핍영역(depletion region)의 폭이 좁아지는 현상이 발생하여 공핍영역에 인가되는 전기장(electric field)이 증가하게 되며, 이로인해 누선전류(junction leakage current)가 증가하는 문제가 발생된다.
따라서, 디램에 있어서, 트랜지스터의 폭이 좁아지면 캐패시터의 저장된 전하를 완전히 보존하는 기술이 연구되었으며, 이에, 최근에는 트랜지스터의 채널영역의 실리콘기판 일부를 식각하여 채널길이를 증가시키고자 하는 기술이 개발되었으며, 아래에서 설명하기로 한다.
도 1a에 도시된 바와 같이, 실리콘기판(21)에 공지의 기술을 통해 소자격리막(23)을 형성하고 나서, 도 1b에 도시된 바와 같이, 문턱전압 조절용 이온주입을 실시하여 이온주입층(25)을 형성한다. 이때, 문턱전압 조절용 이온주입의 깊이는 후속의 공정에서 형성하게 될 채널영역의 위치(도면부호 25 위치)에 맞춘다.
이어, 도 1c에 도시된 바와 같이, 게이트 형성영역에 해당되는 기판 부위를 식각하여 리세스 홈(26)을 형성한다. 그런다음, 도 1d에 도시된 바와 같이, 리세스 홈(26)을 포함한 기판 부위에 게이트산화막(27)을 형성하고 리세스 홈 구조를 매립시키도록 게이트전극(29)을 형성한다.
이후, 도 1e에 도시된 바와 같이, 게이트전극(29)을 마스크로 하고 기판 전면에 이온주입을 실시하여 소오스/드레인(30)을 형성하여 트랜지스터 제작을 완료한다.
그러나, 상술한 종래의 기술에서는 이온주입 농도가 높은 P타입의 실리콘과 N타입 실리콘이 만나서 이루어지는 공핍층(depletion)의 폭이 좁아져서 공핍층에 인가되는 전기장(electric field)가 커지며, 이로인해 접합누설전류(도 1e의 B 및 C부위 참조)가 증가하는 문제점이 있다.
또한, 실리콘의 일부를 식각하여 리세스 홈을 형성하고, 그 위에 게이트를 형성함으로써, 채널길이가 늘어나 문턱전압이 증가하게 되므로 채널지역에 주입되는 문턱전압 이온주입량을 감소시켜도 되는 이점이 있지만, 실리콘기판과 소자격리막의 경계면에 실리콘이 위로 솟아 있는 형태를 가지는데, 이러한 실리콘 돌기(horn)이 있으면 전하가 돌기의 끝에 집중되므로 전기장이 증가되어 트랜지스터의 문턱전압이 낮아지는 역효과를 보인다. 한편, 문턱전압 조절을 위한 문턱전압 이온주입을 먼저 실시하고 기판에 리세스 홈을 형성함으로써, 실리콘 식각량에 따라 문턱전압의 변화가 심하게 발생되는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 채널지역의 실리콘식각을 실시한 후에, 문턱전압 이온주입을 실시함으로써, 채널지역의 실리콘 식각량 에 관계없이 실리콘의 일정영역에 문턱전압 이온주입되도록 하여 문턱전압의 변화를 최소화할 수 있는 트랜지스터 문턱전압 조절방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 트랜지스터 문턱전압 조절방법은 소자분리막이 구비된 실리콘 기판을 제공하는 단계와, 기판의 게이트전극이 형성될 부위를 식각하여 리세스 홈을 형성하는 단계와, 리세스 홈이 구비된 기판에 문턱전압 조절용 이온주입을 경사지게 실시하여 주입된 이온이 기판 표면, 리세스 홈의 저면 및 양측면을 감싸도록 단계와, 이온주입이 완료된 기판에 게이트산화막을 개재시켜 상기 리세스 홈을 매립시키는 게이트전극을 형성하는 단계와, 게이트전극의 양측 기판에 소오스/드레인을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 리세스 홈은 500∼2000Å 깊이로 형성한다.
상기 문턱전압 조절용 이온주입 공정은 이온주입기 및 플라즈마 중 어느 하나를 이용하여 진행한다.
상기 문턱전압 조절용 이온주입 공정은 상기 이온을 상기 기판과 30∼87°각도로 경사지게 주입한다.
상기 문턱전압 조절용 이온주입 공정은 2회 이상 진행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 기존 공정과는 달리, 기판을 식각하여 리세스 홈을 먼저 형성한 후, 문턱전압 조절을 위한 이온주입을 실시하여, 채널지역의 실리콘식각량에 상관없이 문턱전압 이온주입이 실리콘기판의 일정영역에 주입되도록 한다. 따라서, 문턱전압의 변화를 최소화한다.
도 2a 내지 도 2e는 본 발명에 따른 트랜지스터 문턱전압 조절방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 트랜지스터 문턱전압 조절방법은, 도 2a에 도시된 바와 같이, 실리콘기판(41)의 소자의 격리영역에 공지의 STI(Shallow Trench Isolation)기술을 통해 소자격리막(43)을 형성한다.
도 2b에 도시된 바와 같이, 소자격리막(43)이 구비된 기판을 선택 식각하여 게이트 형성영역을 노출시키는 리세스 홈(44)을 형성한다. 이때, 리세스 홈(44)은 500∼2000Å 깊이로 형성한다.
도 2c에 도시된 바와 같이, 리세스 홈(44)을 포함한 기판 전면에 문턱전압 조절용 이온주입 공정(51)을 실시하여 주입된 이온이 기판 표면 및 리세스 홈의 저면 및 양측면을 감싸도록 이온주입층(45)을 형성한다. 이때, 문턱전압 조절용 이온주입 공정은 이온주입기 및 플라즈마 중 어느 하나를 이용하여 진행하며, 최소 2회 이상 진행하도록 한다. 또한, 문턱전압 조절용 이온주입 공정에서, 이온은 기판과 30∼87°각도로 경사지게 주입되도록 한다.
도 2d에 도시된 바와 같이, 이온주입이 완료된 기판에 게이트산화막(47) 및 게이트 형성용 다결정실리콘막(미도시)을 차례로 형성한 후, 다결정실리콘막을 선택 식각하여 상기 리세스 홈을 매립시키는 게이트전극(49)을 형성한다.
도 2e에 도시된 바와 같이, 상기 결과물 전면에 소오스/드레인용 이온주입 공정을 실시하여 게이트전극(49)의 양측 기판에 소오스/드레인(30)을 형성한다.
본 발명에 따르면, 기판을 식각하여 리세스 홈을 형성하고 나서, 문턱전압 조절을 위한 이온주입을 실시함으로써, 채널지역의 실리콘식각량에 상관없이 문턱전압 이온주입이 실리콘기판의 일정영역에 주입되므로 문턱전압의 변화가 최소화된다. 특히, 문턱전압 이온주입을 소자격리막 방향(실리콘 돌기에 이온주입되도록)으로 경사지게 실시하여, 소자격리막과 경계지역에 존재하는 실리콘돌기에 의한 문턱전압 저하를 막을 수 있다.
만약, 문턱전압 이온주입을 경사지게 하지 않고 수직으로 하게 되면, 소자격리막에 의해 실리콘돌기부위가 가려지게 되는 현상이 발생되며, 이로써, 실리콘돌기에 문턱전압 이온주입이 효과적으로 진행되질 않게 된다.
최종적으로, 소오스/드레인과 문턱전압 이온주입영역이 만나는 면적은 채널지역 실리콘을 식각하지 않고 트랜지스터를 만들때와 같이 최소화되었기 때문에 접합누설전류를 줄일 수 있다. (도 2e의 B 및 C부위 참조)
또한, 플라즈마를 이용하여 문턱전압 이온주입하는 경우, 노출된 기판 전면에 대해 이온주입을 진행할 수 있어 문턱전압 이온주입을 위해 사용할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 기판을 식각하여 리세스 홈을 형성하고 나서, 문턱전압 조절을 위한 이온주입을 실시함으로써, 접합 누설전류의 발생면적이 최소화되고, 채널지역의 실리콘기판 깊이 변화에 의한 문턱전압 변화를 최 소화할 수 있다.
또한, 본 발명은 문턱전압 이온주입을 경사지게 진행함으로써, 소자격리막과 경계지역에 존재하는 실리콘돌기에 의한 문턱전압 저하를 막을 수 있다.

Claims (5)

  1. 소자분리막이 구비된 실리콘 기판을 제공하는 단계와,
    상기 기판의 게이트전극이 형성될 부위를 식각하여 리세스 홈을 형성하는 단계와,
    상기 리세스 홈이 구비된 기판에 문턱전압 조절용 이온주입을 경사지게 실시하여 상기 이온이 상기 기판 표면, 상기 리세스 홈의 저면 및 양측면을 감싸도록 단계와,
    상기 이온주입이 완료된 기판에 게이트산화막을 개재시켜 상기 리세스 홈을 매립시키는 게이트전극을 형성하는 단계와,
    상기 게이트전극의 양측 기판에 소오스/드레인을 형성하는 단계를 포함한 것을 특징으로 하는 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 리세스 홈은 500∼2000Å 깊이로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  3. 제 1항에 있어서, 상기 문턱전압 조절용 이온주입 공정은 이온주입기 및 플라즈마 중 어느 하나를 이용하여 진행하는 것을 특징으로 하는 트랜지스터 제조방법.
  4. 제 1항에 있어서, 상기 문턱전압 조절용 이온주입 공정은 상기 이온을 상기 기판과 30∼87°각도로 경사지게 주입하는 것을 특징으로 하는 트랜지스터 제조방법.
  5. 제 1항에 있어서, 상기 문턱전압 조절용 이온주입 공정은 2회 이상 진행하는 것을 특징으로 하는 트랜지스터 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861298B1 (ko) * 2007-03-30 2008-10-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100924550B1 (ko) * 2007-11-16 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20100092225A (ko) * 2009-02-12 2010-08-20 삼성전자주식회사 문턱전압 조절 영역을 갖는 반도체소자의 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291573A (ja) * 1992-04-07 1993-11-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100418721B1 (ko) * 2001-06-29 2004-02-19 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861298B1 (ko) * 2007-03-30 2008-10-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100924550B1 (ko) * 2007-11-16 2009-11-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7867872B2 (en) 2007-11-16 2011-01-11 Hynix Semiconductor Inc. Method for manufacturing semiconductor device with uniform concentration ion doping in recess gate channel region
KR20100092225A (ko) * 2009-02-12 2010-08-20 삼성전자주식회사 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
US8951866B2 (en) 2009-02-12 2015-02-10 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices and semiconductor devices including threshold voltage control regions
US9679983B2 (en) 2009-02-12 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor devices including threshold voltage control regions

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