KR20040022373A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 전극의 저저항화와 누설 전류의 저감화를 함께 도모한 반도체 장치 및 그 제조 방법을 얻는 데 있다. 도핑된 폴리 실리콘층(4), 텅스텐층(5) 및 SiON층(8)으로 이루어지는 3층 폴리 메탈 게이트(11) 아래에 게이트 산화막으로서 기능하는 스마일 산화막(6)이 형성된다. 이 스마일 산화막(6)은 3층 폴리 메탈 게이트(11)의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두꺼워지도록 도핑된 폴리 실리콘층(4)의 엣지 근방에 침식하여 형성된다. 그리고, 3층 폴리 메탈 게이트(11)가 노출되지 않고, 폴리 실리콘보다 산소의 확산 속도가 느린 재료로 이루어진 산화 방지막(7)으로 덮여진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MOS 트랜지스터의 트랜지스터의 구조에 관한 것이다.
(폴리 메탈 게이트)
MOS 트랜지스터의 게이트 전극은 배선으로서 사용되기 때문에, 저항을 낮게 하는 것이 바람직하다. 그런데, 최근의 장치에서는 미세화에 따라 배선폭이 가늘어져 배선 저항이 높아지고 있다. 배선 저항이 높아지면, 전압 강하나 응답 지연의 문제가 생기게 된다. 이 문제를 재료를 이용하여 해결하는 방법으로 게이트 전극으로 폴리 메탈 게이트를 채용하는 것이 제안되고 있다.
도 59는 예를 들면 특허 문헌 1에 개시된 폴리 메탈 게이트 구조의 MOS 트랜지스터의 구성을 도시하는 단면도이다.
도 59에 도시한 바와 같이, 실리콘 기판(51)의 상층부에 소스·드레인 영역(52)이 선택적으로 형성되고, 실리콘 기판(51)의 표면 상에 게이트 산화막이 되는 SiO2막(53)이 형성되며, 소스·드레인 영역(52, 52) 사이의 SiO2막(53) 상에 도핑된 폴리실리콘층(54)이 형성되고, 도핑된 폴리실리콘층(54) 상에 텅스텐층(55)이 형성된다. 그리고, 도핑된 폴리실리콘층(54), 텅스텐층(55)에 의해 폴리 메탈 게이트(50)가 형성된다.
(스마일 산화)
게이트 전극의 엣지부에서, 소스·드레인 영역의 비교적 고농도인 불순물 확산 영역과 오버랩하는 영역이 존재한다. 이 오버랩 영역에서는 게이트 전극에 어큐물레이션 방향의 전압이 인가된 경우(NMOS 트랜지스터인 경우, 게이트 전압<드레인 전압), GIDL(Gate Induced Drain Leakage current)이라고 불리는 누설 전류가 흐르기 쉽다.
도 60은 GIDL의 현상 설명용의 설명도이다. 도 60에 도시한 바와 같이, 소스·드레인 영역(52) 내외에 전위 분포에 대응하는 공핍층 엣지(61, 62)가 생긴다. 이 때, 공핍층 엣지(61)가 도핑된 폴리실리콘층(54) 아래에 위치하는 SiO2막(53)의 영역 아래에 전개됨으로써, 도핑된 폴리실리콘층(54)의 엣지부 아래에서 고전계 영역(63)이 발생한다. 간단하게는 게이트 엣지부의 전계는 {(Vg-Vd)/t0X}로 결정한다. 또, Vg는 게이트 전압, Vd는 드레인 전압, t0X는 게이트 산화막 두께를 의미한다. GIDL을 억제하는 방법의 하나로서 스마일 산화가 있다.
도 61은 스마일 산화 설명용 설명도이다. 스마일 산화란, 게이트 전극 형성 후의 산화 처리에 의해, 도 61에 도시한 바와 같이, 게이트 엣지부 근방만 산화막의 막 두께가 두꺼워진 스마일 산화막(56)을 형성하는 기술이다.
스마일 산화막(56)은 게이트 엣지부 근방의 막 두께가 두껍게 형성되기 때문에, 게이트 엣지부에서의 전계를 완화할 수 있는 만큼, GIDL의 저감화를 도모할 수 있다. 또한, 스마일 산화막(56)은 게이트 중앙부에서의 막 두께를 얇게 유지할 수 있기 때문에, 온 상태 시의 드레인 전류의 저하를 최소한으로 억제할 수 있다.
[특허 문헌 1]
특개 2002-76336호 공보
(선택 산화)
단순하게 생각하면, 폴리 메탈 게이트 구조에 스마일 산화 처리를 적용하면, 게이트의 저저항화와 GIDL의 저감화를 도모하는 것이 기대된다.
도 62는 폴리 메탈 게이트 구조에 스마일 산화 처리를 행한 경우의 문제점을 지적하는 설명도이다. 메탈이 산화되기 쉬운 것은 일반적으로 알려져 있다. 이것은 철, 구리, 알루미늄 등의 메탈이 녹슬어 변색되는 일상 현상으로부터도 알 수 있다.
한편, 폴리 메탈 게이트 구조의 메탈 재료로서는, 텅스텐(W)이 일반적으로 이용되지만, W도 다른 메탈과 마찬가지로, 산소와 결합하기 쉬워, 결합된 산화물에 의해 저항이 높아진다. 즉, 폴리 메탈 게이트에 스마일 산화 처리를 행하면, 도 62에 도시한 바와 같이, 텅스텐층(55)이 산화되어 일부 산화 텅스텐층(55o)으로 변질됨으로써 폴리 메탈 게이트의 고저항화를 촉진하게 되어 폴리 메탈 게이트 구조의 저저항화 효과를 방해하게 된다는 문제점이 있었다. 이 문제점은 시트 저항을 감소시키도록 메탈을 이용하고 있는 점을 생각하면, 메탈의 산화에 따른 시트 저항의 상승은 치명적인 문제점이라고 할 수 있다.
이 문제점을 극복하는 방법으로서, 스마일 산화를 선택 산화 기술로 행하는 방법이 제창되고 있다. 선택 산화 기술이란, 환원성이 강한, 예를 들면 수소가 많이 포함되는 분위기 속에서 산화 처리를 행함으로써, W에 결합된 산화물을 빠르게 환원함으로써 산소와 W과의 반응을 최소한으로 억제하는 기술이다.
그러나, 선택 산화 기술은 「산화」와 「환원」이라는 상반된 2개의 현상 간에 절묘한 밸런스를 유지하면서 행할 필요가 있다. 이 때문에, 제조 조건이 매우 엄격한 내용으로 되어, 자유도가 거의 없다는 문제점을 갖고 있다. 또한, 산소와 수소를 동시에 공급하는 관계로 위험을 피하기 위해 형성 온도 등에도 제한이 있다.
도 63은 선택 산화 처리의 문제점 지적용(그 1)의 설명도이다. 도 63에 도시한 바와 같이, 엣지 근방의 막 두께가 충분히 두꺼운 스마일 산화막(56)을 형성하고자 하면, 처리 시간은 비용(처리량)의 요청으로부터 어느 정도 단시간으로 억제할 필요가 있기 때문에 고온 처리가 바람직하다. 그러나, 상술한 바와 같이 형성 온도에 제약이 있기 때문에 원하는 고온 처리를 실행할 수 없다. 그래서, 선택 산화 처리에 있어서 산화와의 밸런스를 취하도록 수소의 공급량을 억제하면, W의 산화를 억제할 수 없다.
이상의 이유에서, 도 63에 도시한 바와 같이 결과적으로 텅스텐층(55)은 일부 산화 텅스텐층(55o)으로 변질되는 것을 피할 수 없고, 게이트 저항의 상승을 초래하게 된다. 이와 같이, 선택 산화 기술의 산화와 환원과의 밸런스를 취할 필요가 있어, 스마일 산화막의 엣지 근방에서의 막 두께의 상한이 제한된다는 문제점이 있었다. 또한, 스마일 산화막의 막 두께를 중시하여 처리 시간을 길게 하면 처리량을 악화시킨다는 문제점이 있었다.
도 64는 선택 산화 처리의 문제점 지적용(그 2)의 설명도이다. 도 64에 도시한 바와 같이, 선택 산화 처리 시에 있어서도, 메탈/폴리 계면(도핑된 폴리실리콘층(54)과 텅스텐층(55)과의 계면)도 산화되기 때문에, 메탈/폴리 계면의 계면 저항이 상승한다는 치명적인 문제점도 안고 있다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 게이트 전극의 저저항화와 누설 전류의 저감화를 함께 도모한 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.
도 1은 본 발명의 원리를 도시하는 설명도.
도 2는 본 발명의 원리를 도시하는 설명도.
도 3은 본 발명의 원리를 도시하는 설명도.
도 4는 본 발명의 원리를 도시하는 설명도.
도 5는 본 발명의 원리를 도시하는 설명도.
도 6은 선택 산화 처리 후의 MOS 트랜지스터 구조를 도시하는 설명도.
도 7은 선택 산화 처리 후에 행하는 스마일 산화 처리의 상태를 설명하는 설명도.
도 8은 본 발명의 실시예 1인 MOS 트랜지스터의 게이트 구성을 도시하는 단면도.
도 9는 본 발명의 실시예 2인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 10은 본 발명의 실시예 3인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 11은 본 발명의 실시예 4인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 12는 본 발명의 실시예 5인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 13은 본 발명의 실시예 6인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 14는 본 발명의 실시예 7인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 15는 본 발명의 실시예 8인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 16은 실시예 8의 제조 방법을 도시하는 단면도.
도 17은 실시예 8의 제조 방법을 도시하는 단면도.
도 18은 실시예 8의 제조 방법을 도시하는 단면도.
도 19는 실시예 8의 제조 방법을 도시하는 단면도.
도 20은 실시예 8의 제조 방법을 도시하는 단면도.
도 21은 본 발명의 실시예 9인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 22는 실시예 9의 제조 방법을 도시하는 단면도.
도 23은 실시예 9의 제조 방법을 도시하는 단면도.
도 24는 실시예 9의 제조 방법을 도시하는 단면도.
도 25는 실시예 9의 제조 방법을 도시하는 단면도.
도 26은 실시예 9의 제조 방법을 도시하는 단면도.
도 27은 본 발명의 실시예 10인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도.
도 28은 주입 직후 소스·드레인 영역을 도시하는 설명도.
도 29는 열 확산후 소스·드레인 영역을 도시하는 설명도.
도 30은 오프셋 주입 구조의 설명용의 설명도.
도 31은 오프셋 주입 구조의 설명용의 설명도.
도 32는 오프셋 주입 구조의 설명용의 설명도.
도 33은 오프셋 주입 구조의 설명용의 설명도.
도 34는 실시예 10의 제1 제조 방법을 도시하는 단면도.
도 35는 실시예 10의 제1 제조 방법을 도시하는 단면도.
도 36은 실시예 10의 제1 제조 방법을 도시하는 단면도.
도 37은 실시예 10의 제1 제조 방법을 도시하는 단면도.
도 38은 실시예 10의 제1 제조 방법을 도시하는 단면도.
도 39는 제1 제조 방법의 변형예를 도시하는 단면도.
도 40은 실시예 10의 제2 제조 방법을 도시하는 단면도.
도 41은 실시예 10의 제2 제조 방법을 도시하는 단면도.
도 42는 실시예 10의 제2 제조 방법을 도시하는 단면도.
도 43은 실시예 10의 제2 제조 방법을 도시하는 단면도.
도 44는 실시예 10의 제2 제조 방법을 도시하는 단면도.
도 45는 제2 제조 방법의 변형예를 도시하는 단면도.
도 46은 실시예 10의 제3 제조 방법을 도시하는 단면도.
도 47은 실시예 10의 제3 제조 방법을 도시하는 단면도.
도 48은 실시예 10의 제3 제조 방법을 도시하는 단면도.
도 49는 실시예 10의 제3 제조 방법을 도시하는 단면도.
도 50은 실시예 10의 제3 제조 방법을 도시하는 단면도.
도 51은 실시예 9의 MOS 트랜지스터 구조의 스마일 산화막의 융기부(swelling) 주변을 도시하는 단면도.
도 52는 실시예 11의 MOS 트랜지스터 구조의 스마일 산화막의 융기부 주변을 도시하는 단면도.
도 53은 실시예 11의 제조 방법을 도시하는 단면도.
도 54는 실시예 11의 제조 방법을 도시하는 단면도.
도 55는 실시예 11의 제조 방법을 도시하는 단면도.
도 56은 실시예 11의 제조 방법을 도시하는 단면도.
도 57은 실시예 11의 제조 방법을 도시하는 단면도.
도 58은 실시예 11의 제조 방법을 도시하는 단면도.
도 59는 종래의 폴리 메탈 게이트 구조를 도시하는 단면도.
도 60은 GIDL의 현상 설명용 설명도.
도 61은 스마일 산화 설명용 설명도.
도 62는 폴리 메탈 게이트 구조에 스마일 산화 처리를 행한 경우의 문제점을지적하는 설명도.
도 63은 선택 산화 처리의 문제점 지적용(그 1)의 설명도.
도 64는 선택 산화 처리의 문제점 지적용(그 2)의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소스·드레인 영역
3 : SiO2막
4 : 도핑된 폴리실리콘층
5 : 텅스텐층
6 : 스마일 산화막
7 : 산화 방지막
8 : SiON층
10 : 폴리 메탈 게이트
11 : 3층 폴리 메탈 게이트
12 : 캐비티
본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상층부에 선택적으로 형성된 소스·드레인 영역과, 상기 소스·드레인 영역 사이의 실리콘 기판(1) 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성되며, 적어도 폴리실리콘층을 포함하는 게이트 전극을 구비하고, 상기 게이트 산화막은 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두꺼워지도록 형성되고, 상기 소스·드레인 영역, 상기 게이트 산화막 및 상기 게이트 절연막에 의해 MOS 트랜지스터가 규정되며, 상기 게이트 전극을 노출시키지 않고 덮어 형성되고, 상기 폴리실리콘층에 비해 산소의 확산 속도가 느린 산화 방지막을 더 구비하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판을 준비하는 단계와, (b) 반도체 기판 상에 게이트 산화막을 형성하는 단계와, (c) 상기 게이트 산화막 상에 적어도 폴리실리콘층을 포함하는 게이트 전극을 형성하는 단계와, (d) 적어도 상기 게이트 전극을 마스크로 하여 불순물을 주입하고, 소스·드레인 영역을 형성하는 단계와, (e) 상기 게이트 전극을 노출시키지 않고 덮고, 또한 상기 게이트 산화막 중 적어도 일부가 노출하도록, 상기 폴리실리콘층에 비해 산소의 확산속도가 느린 산화 방지막을 형성하는 단계와, (f) 적어도 상기 단계 (e) 후에 열 처리를 행하고, 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두꺼워지도록 형성하는 단계를 포함하고 있다.
[발명의 실시예]
<발명의 원리>
(추종(follower type) 스마일 산화)
도 1∼도 5는 본 발명의 원리를 도시하는 설명도이다. 도 1에 도시한 바와 같이, 실리콘 기판(1)의 상층부에 선택적으로 소스·드레인 영역(2)이 형성되며, 실리콘 기판(1)의 표면 상에 SiO2막(3)이 형성되고, 소스·드레인 영역(2, 2) 간의 SiO2막(3) 상에 도핑된 폴리실리콘층(4)이 형성되고, 도핑된 폴리실리콘층(4) 상에 텅스텐층(5)이 형성되고, 도핑된 폴리실리콘층(4) 및 텅스텐층(5)에 의해 폴리메탈 게이트(10)가 구성된다. 폴리 메탈 게이트(10) 아래의 SiO2막(3)이 게이트 산화막으로서 기능한다. 이 구조가 폴리 메탈 게이트 구조의 MOS 트랜지스터이다.
본 발명에서는, 도핑된 폴리실리콘층(4) 및 텅스텐층(5) 주위를 노출시키지 않고, Si3N4등의 산화 방지막(7)으로 덮은 후에 스마일 산화를 행한다는 추종 스마일 산화를 행하는 것을 특징으로 한다.
단, 도 1의 상태에서는 SiO2막(3)까지가 산화 방지막(7)으로 덮어져 있고, 스마일 산화막을 형성하기 위한 도핑된 폴리실리콘층(4)에 도달하는 산화 경로를확보할 수 없다. 그래서, 도 2에 도시한 바와 같이, 산화 방지막(7)을 에치백하여 측벽 구조로 하고, SiO2막(3)의 일부를 노출시킨다. 이 때, 도 3과 같이, 산화 방지막(7)이 형성되어 있지 않은 SiO2막(3)을 제거해도 되며, 또한 실리콘 기판(1)의 표면을 일부 연삭해도 된다.
도 2 및 도 3에 도시한 바와 같이, SiO2막(3)의 일부를 노출시킴으로써 SiO2막(3)의 상면 혹은 측면으로부터 도핑된 폴리실리콘층(4)에 도달하는 산화 경로를 확보할 수 있다.
도 2의 상태에서 산화 처리를 행하면, 도 4에 도시한 바와 같이, 산소는 확산 속도가 빠른 SiO2막(3) 내를 통하여, SiO2막(3)과 도핑된 폴리실리콘층(4)과의 계면, 및 SiO2막(3)과 실리콘 기판(1)과의 계면으로부터 도핑된 폴리실리콘층(4) 및 실리콘 기판(1) 내 각각에 걸쳐 산화막을 형성한다.
한편, 산소는 산화 방지막(7)과의 화학 반응을 일으키기 어렵기 때문에, 산화 방지막(7)으로는 산화가 진행되지 않는다. 그 결과, 도 5에 도시한 바와 같이, 중앙부의 막 두께가 변하지 않고 게이트 엣지(도핑된 폴리실리콘층(4)) 근방이 융기된 구조의 스마일 산화막(6)을 얻을 수 있다.
여기서 중요한 것은 산소는 도핑된 폴리실리콘층(4) 내에서 산화 반응을 일으키기 때문에, 메탈층(텅스텐층(5))까지 도달하지 않는 것이다. 이 때문에, 종래의 문제점이었던 스마일 산화 시에 메탈이 산화되어 저항이 높아진다는 문제점을효과적으로 억제하면서 스마일 산화막(6)을 형성할 수 있다는 효과를 발휘한다.
스마일 산화막(6)이 도핑된 폴리실리콘층(4) 내에 위치하고 있는 한, 산소가 도핑된 폴리실리콘층(4)을 통하여 텅스텐층(5)에 도달하지 않는다고 판단할 수 있다.
(선택 산화+추종 스마일 산화)
도 6은 산화 방지막(7) 형성 전에 선택 산화 처리를 실행한 경우의 MOS 트랜지스터 구조를 도시하는 설명도이다. 도 6에 도시한 바와 같이, 도핑된 폴리실리콘층(4) 및 텅스텐층(5)의 형성 후에, 선택 산화 처리를 행하면, 도핑된 폴리실리콘층(4)의 측면에서만 선택적으로 측벽 산화막(3s)을 형성할 수 있다.
그 후, 도 7에 도시한 바와 같이, 산화 방지막(7)을 형성하고, 에치백을 실시한 후, 추종 스마일 산화 처리를 행한다. 이 경우, SiO2막(3)과 도핑된 폴리실리콘층(4)과의 계면으로부터 산화 경로 R1과, 측벽 산화막(3s)으로부터의 산화 경로 R2에서의 산화 속도가 경쟁이 된다.
따라서, 산화 경로 R2를 통하여 산소가 텅스텐층(5)에 도달하여 텅스텐층(5)이 산화되기 전에, 산화 경로 R1을 통한 도핑된 폴리실리콘층(4)의 산화 처리를 완료시킨다는 조건이 부과된다.
그러나, 이 방법에서는 두번에 걸쳐서 산화 처리를 행하는 만큼, 상술한 추종 스마일 산화보다도, 스마일 산화막(6)의 막 두께를 두껍게 할 수 있는 효과를 발휘한다.
<실시예 1>
도 8은 본 발명의 실시예 1인 MOS 트랜지스터의 게이트 구성을 도시하는 단면도이다. 도 8에 도시한 바와 같이, 실리콘 기판(1)의 표면 상에 스마일 산화막(6)이 형성되며, 스마일 산화막(6) 상에 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)으로 이루어지는 폴리 메탈 게이트(11)가 형성되어 있다. 이 3층 폴리 메탈 게이트(11) 아래의 스마일 산화막(6)이 게이트 산화막으로서 기능한다. 그리고, 폴리 메탈 게이트(11)를 덮어 산화 방지막(7)이 형성되어 있다. 또, 도 8에서는 소스·드레인 영역의 도시를 생략하고 있다.
스마일 산화막(6)은 3층 폴리 메탈 게이트(11)의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두꺼워지도록 형성되고 또한 도핑된 폴리실리콘층(4)의 엣지 근방에 침식하여 형성된다. 3층 폴리 메탈 게이트(11)는 SiON층(8)의 존재에 의해, 후 공정에 있어서 하층의 텅스텐층(5) 및 도핑된 폴리실리콘층(4)을 보호할 수 있다.
이러한 실시예 1의 구조는 3층 폴리 메탈 게이트(11) 및 산화 방지막(7) 형성 후에 상기한 추종 스마일 산화 처리를 실행함으로써 얻을 수 있다.
실시예 1의 구조는 3층 폴리 메탈 게이트(11)가 노출되지 않고, 폴리실리콘보다 산소의 확산 속도가 느린 재료로 이루어지는 산화 방지막(7)으로 덮어져 있다. 따라서, 텅스텐층(5)은 도핑된 폴리실리콘층(4)과 산화 방지막(7)으로 실드되어 있다. 예를 들면, 산화 방지막(7)으로서 산소의 확산 속도가 거의 "0"인 Si3N4를 이용하면, 산소의 확산 속도는 SiO2, 폴리실리콘, Si3N4의 순서가 된다. 또, 산화 방지막(7)으로서 SiON을 이용해도 된다.
따라서, 텅스텐층(5)의 산화에 의한 시트 저항값의 증가를 억제하면서 게이트 엣지의 막 두께가 융기된 구조의 스마일 산화막(6)을 형성할 수 있다. 그 결과, 게이트 전극의 저저항화와 누설 전류(GIDL)의 저감화를 함께 도모한 MOS 트랜지스터 구조가 실현된다.
또, 실시예 1의 구조는, 예를 들면 스마일 산화막(6)의 중앙부를 5㎚의 막 두께로 형성하고, 산화 방지막(7)을 Si3N4를 이용하여 2㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4)을 인 농도를 1×1022/㎤로 하여 50㎚의 막 두께로 형성하고, 텅스텐층(5)을 100㎚의 막 두께로 형성하고, SiON층(8)을 60㎚의 막 두께로 형성함으로써 얻어진다. 또한, 스마일 산화막(6)은 hi-k 재료와 산화막과의 다층막으로도 되며 SiON층(8) 대신에 Si3N4를 이용해도 된다.
<실시예 2>
도 9는 본 발명의 실시예 2인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 9에 도시한 바와 같이, 도핑된 폴리실리콘층(4) 및 텅스텐층(5)에 의해 2층의 폴리 메탈 게이트(10)를 구성하고 있다. 다른 구조는 실시예 1과 마찬가지이다.
이러한 실시예 2의 구조는 폴리 메탈 게이트(10) 및 산화 방지막(7) 형성 후에 추종 스마일 산화 처리를 실행함으로써 얻을 수 있다.
실시예 2의 구조는 텅스텐층(5)이 도핑된 폴리실리콘층(4)과 폴리실리콘보다 산소의 확산 속도가 느린 재료로 이루어지는 산화 방지막(7)으로 실드되어 있다. 즉, 텅스텐층(5)이 산소 원소와 전혀 접촉하지 않는 구조로 되어 있고, 보다 확실하게 텅스텐층(5)의 산화를 억제할 수 있다.
따라서, 실시예 2는 실시예 1과 마찬가지로, 게이트 전극의 저저항화와 누설 전류의 저감화를 함께 도모한 MOS 트랜지스터 구조가 된다.
또, 실시예 2의 구조는, 예를 들면 스마일 산화막(6)의 중앙부를 5㎚의 막 두께로 형성하고, 산화 방지막(7)을 Si3N4를 이용하여 2㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4)을 인 농도를 1×1022/㎤로 하여 50㎚의 막 두께로 형성하고, 텅스텐층(5)을 100㎚의 막 두께로 형성함으로써 얻어진다.
<실시예 3>
도 10은 본 발명의 실시예 3인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 10에 도시한 바와 같이, 도핑된 폴리실리콘층(4)에 의한 단층 게이트 구조를 도시하고 있다. 또, 도 10에서는 소스·드레인 영역의 도시를 생략하고 있다.
도 10에 도시한 바와 같이, 실시예 3은 단층의 도핑된 폴리실리콘층(4)에 있어서 도핑된 폴리실리콘층(4)의 측벽 대부분에 산화 영역이 형성되어 있지 않은 구조를 도시하고 있다. 따라서, 실리콘 기판(1)의 표면 상에 형성되는 스마일 산화막(6)은 도핑된 폴리실리콘층(4)의 엣지부만을 일부 산화한 구조로 되어 있다.
이러한 실시예 3의 구조는, 도핑된 폴리실리콘층(4)의 주위를 덮는 산화 방지막(7)의 형성 후에 추종 스마일 산화 처리를 실행함으로써 얻을 수 있다.
실시예 3은, 단층의 폴리실리콘 게이트에서 누설 전류의 저감화를 도모한 MOS 트랜지스터 구조가 된다.
또, 실시예 3의 구조는, 예를 들면 스마일 산화막(6)의 중앙부를 5㎚, 엣지부 최대 막 두께를 10㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4)을 인 농도를 1×1022/㎤로 하여 형성함으로써 얻어진다.
<실시예 4>
도 11은 본 발명의 실시예 4인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 11에 도시한 바와 같이, 도핑된 폴리실리콘층(4) 및 텅스텐층(5)에 의해 2층의 폴리 메탈 게이트(10)를 구성하고 있다. 그리고, 폴리 메탈 게이트(10)를 덮어 산화 방지막(7)이 형성된다. 또, 도 11에서는 소스·드레인 영역의 도시를 생략하고 있다.
도 11에 도시한 바와 같이, 실시예 4는 도핑된 폴리실리콘층(4)의 측면에도 스마일 산화막(6)이 형성되어 있지만, 도핑된 폴리실리콘층(4)과 텅스텐층(5)과의 계면(폴리/메탈 계면)까지는 산화되어 있지 않다.
이러한 실시예 4의 구조는 폴리 메탈 게이트(10) 및 산화 방지막(7) 형성 후에 스마일 산화막(6)이 도핑된 폴리실리콘층(4)의 측면에 형성되도록 추종 스마일 산화 처리를 실행함으로써 얻을 수 있다. 또, 스마일 산화막(6)을 도핑된 폴리실리콘층(4) 측면에 형성하는 것을 확실하게 하기 위해, 산화 방지막(7)의 형성 전에 도핑된 폴리실리콘층(4)의 측면만 산화하는 선택 산화를 행한 후, 추종 스마일 산화 처리를 행해도 된다.
따라서, 실시예 4는 텅스텐층(5)을 이용하는 것에 의한 게이트 전극의 저저항화와 스마일 산화막(6)을 형성함에 따른 누설 전류의 저감화를 함께 도모한 MOS 트랜지스터 구조가 된다.
또, 실시예 4의 구조는, 예를 들면 스마일 산화막(6)의 중앙부를 5㎚의 막 두께로 형성하고, 게이트 엣지부를 최대 10㎚의 막 두께로 형성하고, 측벽을 2㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4)을 인 농도를 1×1022/㎤로 함으로써 얻어진다.
<실시예 5>
도 12는 본 발명의 실시예 5인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 12에 도시한 바와 같이, 도핑된 폴리실리콘층(4) 및 텅스텐층(5)에 의해 2층의 폴리 메탈 게이트(10)를 구성하고 있다. 그리고, 폴리 메탈 게이트(10)를 덮어 산화 방지막(7)이 형성된다. 또, 도 12에서는 소스·드레인 영역의 도시를 생략하고 있다.
도 12에 도시한 바와 같이, 실시예 5는 도핑된 폴리실리콘층(4)의 하층 엣지부에만 스마일 산화막(6)이 형성되어 있다.
이러한 실시예 5의 구조는, 폴리 메탈 게이트(10) 및 산화 방지막(7) 형성후에 추종 스마일 산화 처리를 스마일 산화막(6)의 하층 엣지부만이 산화되는 정도로 실행함으로써 얻을 수 있다. 이 구조는 스마일 산화막(6) 및 텅스텐층(5)에 인접하고, 스마일 산화막(6)과 텅스텐층(5)을 연결하는 산화 방지막(7)이 폴리실리콘보다 산소의 확산 속도가 느린 재료로 형성되어 있기 때문에, 추종 스마일 산화 처리에 의해 거의 확실하게 얻을 수 있다.
따라서, 실시예 5는 텅스텐층(5)을 이용하는 것에 의한 게이트 전극의 저저항화와 스마일 산화막(6)을 형성함에 따른 누설 전류의 저감화를 함께 도모한 MOS 트랜지스터 구조가 된다. 덧붙여, 텅스텐층(5)과 도핑된 폴리실리콘층(4)과의 계면 저항 상승의 억제가 도모되고, 미세화에 적합한 게이트 구조를 얻을 수 있다.
또, 실시예 5의 구조는, 예를 들면 스마일 산화막(6)의 중앙부를 5㎚의 막 두께로 형성하고, 게이트 엣지부를 최대 10㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4)을 인 농도를 1×1022/㎤로 함으로써 얻어진다.
<실시예 6>
도 13은 본 발명의 실시예 6인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 13에 도시한 바와 같이, 스마일 산화막(6)이 일부 실리콘 기판(1) 내에 침식하여 형성된다. 다른 구조는 실시예 5와 마찬가지이다.
이러한 실시예 6의 구조는 폴리 메탈 게이트(10) 및 산화 방지막(7) 형성 후에 실리콘 기판(1) 내에도 산화가 진행하는 것에 따른 추종 스마일 산화 처리를 실행함으로써 얻을 수 있다.
따라서, 실시예 6은 텅스텐층(5)을 이용하는 것에 의한 게이트 전극의 저저항화와 스마일 산화막(6)을 형성함에 따른 누설 전류의 저감화를 함께 도모한 MOS 트랜지스터 구조가 된다. 이 때, 실리콘 기판(1)을 침식하여 보다 두꺼운 막 두께의 스마일 산화막(6)을 형성함으로써, 누설 전류의 저감화를 한층 더 향상시킬 수 있다.
또, 실시예 6의 스마일 산화막(6)의 구조를 실시예 3 혹은 실시예 4의 구조에 대하여 얻을 수 있다.
또한, 실시예 6의 구조는, 예를 들면 스마일 산화막(6) 중앙부를 5㎚의 막 두께로 형성하고, 게이트 엣지부를 도핑된 폴리실리콘층(4)측 최대 10㎚, 실리콘 기판(1)측 최대 8㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4)을 인 농도를 1×1022/㎤로 함으로써 얻어진다.
<실시예 7>
도 14는 본 발명의 실시예 7인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 14에 도시한 바와 같이, 스마일 산화막(6)이 일부 실리콘 기판(1) 내에 침식하여 형성되고, 막 두께가 최대가 되는 융기부가 게이트 엣지보다 외측에 형성된다. 다른 구조는 실시예 5와 마찬가지이다.
이러한 실시예 7의 구조는 폴리 메탈 게이트(10) 및 산화 방지막(7)을 형성하고, 이 때 산화 방지막(7)을 실리콘 기판(1)으로부터 조금 매립하여 형성한 후, 추종 스마일 산화 처리를 실행함으로써 얻을 수 있다. 그 결과, 산화 방지막(7)을실리콘 기판(1) 내에 매립하여 형성하는 만큼, 산화 방지막(7) 아래에서의 산화 정도를 억제함으로써, 스마일 산화막(6)의 실리콘 기판(1)에의 침식 정도를 완화할 수 있다.
따라서, 실시예 7은 텅스텐층(5)을 이용하는 것에 의한 게이트 전극의 저저항화와 스마일 산화막(6)을 형성함으로써 누설 전류의 저감화를 함께 도모한 MOS 트랜지스터 구조가 된다. 이 때, 스마일 산화막(6)의 실리콘 기판(1)에의 침식이 완화되게 되는 만큼, 게이트 산화막으로의 전계 집중·응력 집중의 완화, 핫 캐리어가 생기기 어려운 구조가 되어 핫 캐리어 등 신뢰성 향상을 도모할 수 있다.
또, 실시예 7의 스마일 산화막(6)의 구조를, 실시예 3 혹은 실시예 4의 구조에 대하여 얻을 수 있다.
또한, 실시예 7의 구조는, 예를 들면 스마일 산화막(6)의 중앙부를 5㎚의 막 두께로 형성하고, 게이트 엣지부를 도핑된 폴리실리콘층(4)측 최대 10㎚로 형성하고, 실리콘 기판(1)측 최대 8㎚의 막 두께(단, 최심부의 게이트 엣지로부터의 오프셋을 2㎚)로 형성하고, 도핑된 폴리실리콘층(4)을 인 농도를 1×1022/㎤로 함으로써 얻어진다.
<실시예 8>
도 15는 본 발명의 실시예 8인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 15에 도시한 바와 같이, 스마일 산화막(6)이 일부 실리콘 기판(1) 내에 침식하여 형성되어도, 실리콘 기판(1)으로부터 상측으로 성장하지 않도록, 산화 방지막(7)이 형성되어 있다. 다른 구조는 실시예 5와 마찬가지이다.
도 16∼도 20은 실시예 8의 제조 방법을 도시하는 단면도이다. 이하, 이들 도면을 참조하여 실시예 8의 제조 방법을 설명한다.
우선, 도 16에 도시한 바와 같이, P형의 실리콘 기판(1)을 준비한다. 다음에, 실리콘 기판(1) 전면에 막 두께가 5㎚의 SiO2막(3)을 형성한 후, SiO2막(3) 상에 인 농도가 1×1022/㎤의 도핑된 폴리실리콘층(4)을 50㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4) 상에 텅스텐층(5)을 100㎚의 막 두께로 형성하고, 텅스텐층(5) 상에 SiON층(8)을 60㎚의 막 두께로 형성한다.
그 후, 도 17에 도시한 바와 같이, 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)을 선택적으로 에칭함으로써, 잔존한 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)으로 이루어지는 3층 폴리 메탈 게이트(11)를 얻는다. 이 때, 3층 폴리 메탈 게이트(11) 외의 SiO2막(3)이 일부 제거되고, 막 두께가 3㎚가 된다.
다음에, 도 18에 도시한 바와 같이, 3층 폴리 메탈 게이트(11)를 마스크로 하여, 인을 주입 에너지 30keV, 도우즈량 2×1013/㎠로 주입하고, 실리콘 기판(1)의 상층부에 소스·드레인 영역(2)을 형성한다.
그리고, 도 19에 도시한 바와 같이, 3층 폴리 메탈 게이트(11)를 노출하지 않고 덮어 산화 방지막(7)을 형성한 후, 에치백을 실시하고, 형성폭 2㎚의측벽부(3층 폴리 메탈 게이트(11)에 인접 형성된 부분)를 갖는 산화 방지막(7)을 얻는다. 이 때, 산화 방지막(7)으로 보호되지 않은 SiO2막(3)을 제거함과 함께, 실리콘 기판(1)의 표면으로부터 0.2㎚ 정도 에칭 제거한다.
다음에, 드라이 상태, 900℃, 게이트 엣지로부터의 오프셋이 1.5㎚가 되는 조건 하의 FA(furnace anneal)에 의해 스마일 산화 처리를 행한다. 그 결과, 도 20에 도시한 바와 같이, 중앙부가 5㎚의 막 두께 게이트 엣지부가 도핑된 폴리실리콘층(4)측 최대 10㎚ 침식하고, 실리콘 기판(1)측 최대 8㎚의 막 두께(단, 최심부의 게이트 엣지로부터의 오프셋을 1.5㎚) 침식한 구조의 스마일 산화막(6)을 얻을 수 있다. 이 스마일 산화막(6)이 게이트 산화막으로서 기능한다.
또한, 스마일 산화 전에 산화 방지막(7)의 측벽부의 외부 영역에서 실리콘 기판(1)이 에칭 제거되어 있기 때문에, 에칭 제거된 실리콘 기판(1)의 측면으로부터도 산화가 촉진함으로써, 스마일 산화막(6)은 실리콘 기판(1) 내에 완만하게 융기하고, 산화 방지막(7)의 측벽부 외부에서 스텝 다운(stepped-down)된 구조가 된다. 따라서, 스마일 산화막(6)은 산화 방지막(7) 외부에서 실리콘 기판(1)으로부터 상측으로 성장하지 않는 구조가 된다.
이와 같이, 실시예 8은 텅스텐층(5)을 이용하는 것에 의한 게이트 전극의 저저항화와 스마일 산화막(6)을 형성함에 따른 누설 전류의 저감화를 함께 도모한 MOS 트랜지스터 구조가 된다.
이 때, 스마일 산화막(6)의 실리콘 기판(1)으로의 침식이 완화되는 만큼, 게이트 산화막에의 전계 집중·응력 집중의 완화, 핫 캐리어 등 신뢰성의 향상을 도모할 수 있다. 또한, 도핑된 폴리실리콘층(4) 및 텅스텐층(5)으로의 산소의 도입의 방지가 도모되기 때문에, 메탈(텅스텐층(5))의 변질을 방지할 수 있어, 메탈의 시트 저항 증가의 억제를 도모할 수 있다.
또, 실시예 8에서는 실시예 7과 마찬가지로, 스마일 산화막(6)의 구조를 실리콘 기판(1)으로의 침식이 완만하게 발생하도록 하였지만, 실시예 6과 같이, 실리콘 기판(1)으로의 침식 최심부가 게이트 아래에 생기는 구조로 해도 된다.
<실시예 9>
도 21은 본 발명의 실시예 9인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 21에 도시한 바와 같이, 스마일 산화막(6)이 일부 실리콘 기판(1) 내에 침식하여 형성됨과 함께, 산화 방지막(7)의 측벽부 외부 영역에서 실리콘 기판(1)으로부터 상측으로 성장한 구조를 도시하고 있다. 다른 구조는 실시예 8과 마찬가지이다.
도 22∼도 26은 실시예 9의 제조 방법을 도시하는 단면도이다. 이하, 이들 도면을 참조하여, 실시예 9의 제조 방법을 설명한다.
우선, 도 22에 도시한 바와 같이, P형의 실리콘 기판(1)을 준비한다. 다음에, 실리콘 기판(1) 전면에 막 두께가 5㎚인 SiO2막(3)을 형성한 후, SiO2막(3) 상에 인 농도가 1×1022/㎤의 도핑된 폴리실리콘층(4)을 50㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4) 상에 텅스텐층(5)을 100㎚의 막 두께로 형성하고, 텅스텐층(5) 상에 SiON층(8)을 60㎚의 막 두께로 형성한다.
그 후, 도 23에 도시한 바와 같이, 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)을 선택적으로 에칭함으로써, 잔존한 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)으로 이루어지는 3층 폴리 메탈 게이트(11)를 얻는다. 이 때, 3층 폴리 메탈 게이트(11) 외의 SiO2막(3)이 일부 제거되며 막 두께가 3㎚가 된다.
다음에, 도 24에 도시한 바와 같이, 3층 폴리 메탈 게이트(11)를 마스크로 하여, 인을 주입 에너지 30keV, 도우즈량 2×1013/㎠로 주입한 후, 확산 처리를 행하여 실리콘 기판(1)의 상층부에 소스·드레인 영역(2)을 형성한다.
그리고, 도 25에 도시한 바와 같이, 3층 폴리 메탈 게이트(11)를 노출시키지 않고 덮어 산화 방지막(7)을 형성한 후, 에치백을 실시하고, 형성폭 2㎚의 측벽부를 갖는 산화 방지막(7)을 얻는다. 이 때, 산화 방지막(7)으로 보호되지 않은 SiO2막(3)의 일부가 제거되지만, 0.1㎚의 막 두께로 잔존한다. 따라서, 에칭에 의한 침식을 SiO2막(3)에 의해 정지할 수 있는 만큼, 실리콘 기판(1) 내에 존재하는 에치백에 의한 손상을 저감시킬 수 있다.
다음에, 도 26에 도시한 바와 같이, 드라이 상태, 900℃, 엣지 게이트로부터의 오프셋이 1.5㎚가 되는 조건 하의 FA에 의해 스마일 산화 처리를 행한다. 그 결과, 중앙부가 5㎚의 막 두께로, 게이트 엣지부가 도핑된 폴리실리콘층(4)측 최대 10㎚ 침식하고, 실리콘 기판(1)측 최대 8㎚의 막 두께(단, 최심부의 게이트 엣지로부터의 오프셋을 1.5㎚) 침식한 구조의 스마일 산화막(6)을 얻을 수 있다.
또한, 스마일 산화 전에 산화 방지막(7)의 외부에서 실리콘 기판(1)의 상측으로 산화가 진행되기 때문에, 스마일 산화막(6)은 산화 방지막(7) 외부에서 실리콘 기판(1)으로부터 상측으로 성장한 구조가 된다. 따라서, 스마일 산화막(6)이 상측 및 하측으로 성장함으로써, 비교적 막 두께가 두꺼운 융기부를 얻을 수 있는 만큼, 누설 전류의 저감화를 도모할 수 있다.
따라서, 실시예 9는 텅스텐층(5)을 이용하는 것에 의한 게이트 전극의 저저항화와 스마일 산화막(6)을 형성함에 따른 누설 전류의 저감화를 함께 도모한 MOS 트랜지스터 구조가 된다.
이 때, 스마일 산화막(6)의 실리콘 기판(1)으로의 침식이 완화되는 만큼, 게이트 산화막으로의 전계 집중·응력 집중의 완화, 핫 캐리어 등 신뢰성의 향상을 도모할 수 있다. 또한, 도핑된 폴리실리콘층(4) 및 텅스텐층(5)으로의 산소 도입의 방지가 도모되기 때문에, 메탈(텅스텐층(5))의 변질을 방지할 수 있고, 메탈의 시트 저항 증가의 억제를 도모할 수 있다.
또한, 산화 방지막(7)의 에치백 시의 실리콘 기판(1) 내의 손상을 저감할 수 있는 만큼, 누설 전류의 저감화를 도모할 수 있다. 이 효과에 의해서, 이 MOS 트랜지스터를 DRAM의 메모리부에 이용하는 경우에 리프레시 특성의 향상을 도모할 수 있다.
또, 실시예 9에서는 실시예 7과 마찬가지로, 스마일 산화막(6)의 구조를 실리콘 기판(1)으로의 침식이 완만하게 발생하도록 하였지만, 실시예 6과 같이, 실리콘 기판(1)으로의 침식 최심부가 게이트 아래에 생기는 구조로 해도 된다. 또한, 소스·드레인 영역(2)의 확산 처리를 스마일 산화막(6)의 스마일 산화 처리와 함께 행하도록 하여도 된다.
<실시예 10>
도 27는 본 발명의 실시예 10인 MOS 트랜지스터의 게이트 구조를 도시하는 단면도이다. 도 27에 도시한 바와 같이, 소스·드레인 영역(2)이 오프셋 주입에 의해 형성된 구조로 되어 있다. 또, 다른 구조는 실시예 9와 마찬가지이다.
실시예 10의 구조에서는, 실시예 9의 효과 외에, 오프셋 주입에 의해 형성되는 만큼, 후의 확산 처리에 의해 확산 성장해도 게이트 길이에 비교하여 소스·드레인 간 거리를 비교적 긴 소스·드레인 영역을 형성할 수 있기 때문에, 펀치 스루 내성이 강한 미세화에 적합한 MOS 트랜지스터 구조를 얻을 수 있다.
또한, 후술하지만, 오프셋 주입에 의해 소스·드레인 영역을 형성하는 만큼, 통상의 방법으로 소스·드레인 영역을 형성하는 경우에 비하여, 깊게 불순물이 확산된 소스·드레인 영역을 형성할 수 있으므로, 소스·드레인 영역의 확산층 시트 저항의 저감화를 실현하고, 공급 가능한 드레인 전류의 증량을 도모할 수 있다.
오프셋 주입 시에, 확산 시간을 길게 함으로써, 도 27에 도시한 바와 같이, 게이트 전극 아래로 연장되어 소스·드레인 영역이 형성되도록 해도 된다.
도 28∼도 33은 오프셋 주입 구조의 설명용의 설명도이다. 이하, 이들의 도면을 참조하여 오프셋 주입 구조를 설명한다.
도 28은 확산원 주입 직후의 프로파일을 도시하는 설명도이다. 도 28에 도시한 바와 같이, 주입 직후 소스·드레인 영역(2b)에서 가로 방향의 확산 속도를 a, 세로 방향의 확산 속도를 b라고 정의한다. 이 주입 직후 소스·드레인 영역(2b)을 시간 t 동안 확산하면, 가로 방향으로 at, 세로 방향으로 bt 확산하고, 도 29에 도시한 바와 같은 열 확산후 소스·드레인 영역(2a)을 얻을 수 있다.
통상의 방법으로 소스·드레인 영역을 형성하는 경우, 도 30에 도시한 바와 같이, 게이트 전극(도핑된 폴리실리콘층(4), 텅스텐층(5) 등) 형성 후(스마일 산화(선택 산화) 후를 포함), 측벽(31) 형성 전에, 주입 직후 소스·드레인 영역(2b)(엣지부 좌표(x1, y0))를 얻는다. 그 후, 시간 t1동안 확산하면, 도 31에 도시한 바와 같은, 열 확산 후 소스·드레인 영역(2a)(가로 방향 엣지부 좌표(x1+at1, y0), (세로 방향 엣지부 좌표(x1, y0+bt1))을 얻을 수 있다.
한편, 실시예 10과 같이 오프셋 주입을 행하는 경우에는 도 32에 도시한 바와 같이, 게이트 전극 및 산화 방지막(7)을 형성한 후에, 주입 직후 소스·드레인 영역(2b) (엣지부 좌표(x2(<x1), y0))을 얻는다. 그 후, 시간 t2동안 확산하면, 도 33에 도시한 바와 같은, 열 확산 후 소스·드레인 영역(2a)(가로 방향 엣지부 좌표(x2+at2, y0), (세로 방향 엣지부 좌표(x2, y0+ bt2))을 얻을 수 있다.
여기서, 통상의 방법과 오프셋 주입에서 동일한 소스·드레인 간 거리를 설정한 경우, 즉 「x1+at1=x2+at2」가 되도록, t2(>t1)을 설정하면, 필연적으로 「y0+bt2>y0+bt1」이 되고, 통상보다 확산 깊이가 깊은 소스·드레인 영역(2)을 얻을수 있다.
이와 같이, 동일한 소스·드레인 간 거리를 얻고자 하면, 오프셋 주입에 의해 소스·드레인 영역을 얻는 쪽이 통상의 방법으로 소스·드레인 영역을 얻는 경우보다도 깊은 확산층을 형성할 수 있다.
(제1 제조 방법)
도 34∼도 38은 실시예 10의 제1 제조 방법을 도시하는 단면도이다. 이하, 이들의 도면을 참조하여 실시예 10의 제1 제조 방법을 설명한다.
우선, P형의 실리콘 기판(1) 상을 준비한다. 다음에, 실리콘 기판(1) 전면에 막 두께가 5㎚의 SiO2막(3)을 형성한 후, SiO2막(3) 상에 인 농도가 1×1022/㎤의 도핑된 폴리실리콘층(4)을 50㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4) 상에 텅스텐층(5)을 100㎚의 막 두께로 형성하고, 텅스텐층(5) 상에 SiON층(8)을 60㎚의 막 두께로 형성한다.
그 후, 도 34에 도시한 바와 같이 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)을 선택적으로 에칭함으로써, 잔존한 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)으로 이루어지는 3층 폴리 메탈 게이트(11)를 얻는다. 이 때, 3층 폴리 메탈 게이트(11) 외의 SiO2막(3)이 일부 제거되고, 막 두께가 3㎚가 된다.
그리고, 도 35에 도시한 바와 같이, CVD법에 의해 3층 폴리 메탈 게이트(11)를 덮고 2.5㎚의 막 두께로 Si3N4로 이루어지는 산화 방지막(7)을 형성한다.
그 후, 도 36에 도시한 바와 같이, 에치백을 실시하고, 3층 폴리 메탈 게이트(11) 전면을 덮은, 형성폭 2㎚의 측벽부를 갖는 산화 방지막(7)을 얻는다. 이 때, 산화 방지막(7)으로 보호되지 않은 SiO2막(3)의 일부가 제거되지만, 0.1㎚의 막 두께로 잔존한다. 따라서, 에칭에 의한 침식을 SiO2막(3)에 의해 정지할 수 있는 만큼, 실리콘 기판(1) 내에 존재하는 에치 백에 의한 손상을 저감시킬 수 있다.
다음에, 도 37에 도시한 바와 같이, 3층 폴리 메탈 게이트(11) 및 산화 방지막(7)의 측벽부를 마스크로 하여, 인 이온(9)을 주입 에너지 30keV, 도우즈량 2×1013/㎠로 주입하고, 실리콘 기판(1)의 상층부에 주입 직후 소스·드레인 영역(2b)을 형성한다.
다음에, 도 38에 도시한 바와 같이, 드라이 상태, 900℃, 엣지 게이트로부터의 오프셋이 1.5㎚가 되는 조건 하의 FA에 의해 스마일 산화 처리를 행한다. 그 결과, 중앙부가 5㎚의 막 두께로, 게이트 엣지부가 도핑된 폴리실리콘층(4)측 최대 10㎚ 침식하고, 실리콘 기판(1)측 최대 8㎚의 막 두께(단, 최심부의 게이트 엣지로부터의 오프셋을 1.5㎚) 침식한 구조의 스마일 산화막(6)을 얻을 수 있다.
동시에, 주입 직후 소스·드레인 영역(2b)으로부터의 열 확산보다 열 확산 후 소스·드레인 영역(2a)을 얻을 수 있다. 이 때, 열 확산후 소스·드레인 영역(2a)은 게이트 엣지보다 0.01㎛ 게이트 전극 아래로 연장되어, 형성 깊이는 0.05㎛가 된다.
이상의 제조 공정을 거쳐 오프셋 주입된 소스·드레인 영역을 갖는 실시예10의 구조를 얻을 수 있다.
도 39는 제1 제조 방법의 변형예를 도시하는 단면도이다. 도 39에서 도시하는 공정은 도 37에서 도시하는 공정을 대신하여 실시된다.
도 39에 도시한 바와 같이, 주입 에너지 45keV, 도우즈량 2×1013/㎠, 회전 각도 45°의 경사 회전 주입에 의해 인 이온(9)을 주입함으로써 주입 직후 소스·드레인 영역(2b)을 형성해도 된다. 또, 이 때, 산화 방지막(7)의 측벽부의 형성폭은 3㎚로 해 둔다. 이와 같이, 경사 회전 주입에 의해 불순물 주입을 행해도 된다.
(제2 제조 방법)
도 40∼도 44는 실시예 10의 제2 제조 방법을 도시하는 단면도이다. 이하, 이들의 도면을 참조하여, 실시예 10의 제2 제조 방법을 설명한다.
우선, P형의 실리콘 기판(1) 상을 준비한다. 다음에, 실리콘 기판(1)의 전면에 막 두께가 5㎚의 SiO2막(3)을 형성한 후, SiO2막(3) 상에 인 농도가 1×1022/㎤의 도핑된 폴리실리콘층(4)을 50㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4) 상에 텅스텐층(5)을 100㎚의 막 두께로 형성하고, 텅스텐층(5) 상에 SiON층(8)을 60㎚의 막 두께로 형성한다.
그 후, 도 40에 도시한 바와 같이, 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)을 선택적으로 에칭함으로써 잔존한 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(3)으로 이루어지는 3층 폴리 메탈 게이트(11)를 얻는다.이 때, 3층 폴리 메탈 게이트(11) 외의 SiO2막(3)이 일부 제거되며, 막 두께가 3㎚가 된다.
그리고, 도 41에 도시한 바와 같이, CVD법에 의해 2.5㎚의 막 두께로 Si3N4로 이루어지는 산화 방지막(7)을 전면에 형성한다.
다음에, 도 42에 도시한 바와 같이, 3층 폴리 메탈 게이트(11) 및 산화 방지막(7)을 마스크로 하여 인 이온(9)을 주입 에너지 50keV, 도우즈량 2×1013/㎠로 주입하고, 실리콘 기판(1)의 상층부에 주입 직후 소스·드레인 영역(2b)을 형성한다.
이 때, 산화 방지막(7)을 인 이온(9)을 통과시켜 주입 직후 소스·드레인 영역(2b)을 형성할 필요가 있기 때문에, 주입 에너지를 제1 제조 방법보다 크게 하고 있다. 따라서, 주입 직후 소스·드레인 영역(2b)의 불순물 분포가 제1 제조 방법인 경우에 비하여 넓어진다.
그 후, 도 43에 도시한 바와 같이, 에치백을 실시하고, 3층 폴리 메탈 게이트(11)를 노출시키지 않고 덮은, 측벽부의 형성폭이 2㎚인 산화 방지막(7)을 얻는다. 이 때, 산화 방지막(7)으로 보호되지 않은 SiO2막(3)의 일부가 제거되고, 0.1㎚의 막 두께로 잔존한다. 따라서, 제1 제조 방법과 마찬가지로, 실리콘 기판(1) 내에 존재하는 에치백에 의한 손상을 저감시킬 수 있다.
다음에, 도 44에 도시한 바와 같이, 드라이 상태, 900℃, 엣지 게이트로부터의 오프셋이 1.5㎚가 되는 조건 하의 FA에 의해 스마일 산화 처리를 행한다. 그 결과, 중앙부가 5㎚의 막 두께로, 게이트 엣지부가 도핑된 폴리실리콘층(4)측 최대10㎚ 침식하고, 실리콘 기판(1)측 최대 8㎚의 막 두께(단, 최심부의 게이트 엣지로부터의 오프셋을 1.5㎚) 침식한 구조의 스마일 산화막(6)을 얻을 수 있다.
동시에, 주입 직후 소스·드레인 영역(2b)으로부터의 열 확산보다 열 확산 후 소스·드레인 영역(2a)을 얻을 수 있다. 이 때, 열 확산 후 소스·드레인 영역(2a)은 게이트 엣지보다 0.01㎛ 게이트 전극 아래로 연장되어, 형성 깊이는 0.05㎛가 된다.
주입 직후 소스·드레인 영역(2b)의 불순물 분포가 넓기 때문에, 열 확산 후 소스·드레인 영역(2a)도 넓은 불순물 분포가 된다. 따라서, 열 확산 후 소스·드레인 영역(2a)의 공핍층이 넓어지기 쉬워, 실리콘 기판(1)과 소스·드레인 영역(2)과의 접합에서의 전계를 완화할 수 있고, 누설 전류를 저감할 수 있는 효과를 발휘한다.
이상의 제조 공정을 거쳐, 오프셋 주입된 소스·드레인 영역을 갖는 실시예 10의 구조를 얻을 수 있다.
도 45는 제2 제조 방법의 변형예를 도시하는 단면도이다. 도 45에서 도시하는 공정은 도 42에서 도시하는 공정을 대신하여 실시된다.
도 45에 도시한 바와 같이, 주입 에너지 65keV, 도우즈량 2×1013/㎠, 회전 각도 30°의 경사 회전 주입에 의해 인 이온(9)을 주입함으로써 주입 직후 소스·드레인 영역(2b)을 형성해도 된다. 또, 이 때 산화 방지막(7)의 막 두께는 3㎚로 해둔다. 이와 같이, 경사 회전 주입에 의해 불순물 주입을 행해도 된다.
(제3 제조 방법)
도 46∼도 50은 실시예 10의 제3 제조 방법을 도시하는 단면도이다. 이하, 이들의 도면을 참조하여 실시예 10의 제3 제조 방법을 설명한다.
우선, P형의 실리콘 기판(1) 상을 준비한다. 다음에, 실리콘 기판(1) 전면에 막 두께가 5㎚의 SiO2막(3)을 형성한 후, SiO2막(3) 상에 인 농도가 1×1022/㎤의 도핑된 폴리실리콘층(4)을 50㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4) 상에 텅스텐층(5)을 100㎚의 막 두께로 형성하고, 텅스텐층(5) 상에 SiON층(8)을 60㎚의 막 두께로 형성한다.
그 후, 도 46에 도시한 바와 같이, 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)을 선택적으로 에칭함으로써, 잔존한 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)으로 이루어지는 3층 폴리메탈게이트(11)를 얻는다. 이 때, 3층 폴리 메탈 게이트(11) 외의 SiO2막(3)이 일부 제거되며, 막 두께가 3㎚가 된다.
그리고, 도 47에 도시한 바와 같이, CVD법에 의해 2.5㎚의 막 두께로 Si3N4로 이루어지는 산화 방지막(7)을 전면에 형성한다.
그 후, 도 48에 도시한 바와 같이, 에치백을 실시하고, 3층 폴리 메탈 게이트(11)를 노출시키지 않고 덮은, 측벽부의 형성폭이 2㎚인 산화 방지막(7)을 얻는다. 이 때, 산화 방지막(7)으로 보호되지 않은 SiO2막(3)의 일부가 제거되고, 0.1㎚의 막 두께로 잔존한다. 따라서, 제1 제조 방법과 마찬가지로, 실리콘 기판(1) 내에 존재하는 에치백에 의한 손상을 저감시킬 수 있다.
다음에, 도 49에 도시한 바와 같이, 드라이 상태, 900℃, 엣지 게이트로부터의 오프셋이 1.5㎚가 되는 조건 하의 FA에 의해 스마일 산화 처리를 행한다. 그 결과, 중앙부가 5㎚의 막 두께로, 게이트 엣지부가 도핑된 폴리실리콘층(4)측 최대 10㎚ 침식하고, 실리콘 기판(1)측 최대 8㎚의 막 두께(단, 최심부의 게이트 엣지로부터의 오프셋을 1.5㎚) 침식한 구조의 스마일 산화막(6)을 얻을 수 있다.
다음에, 도 50에 도시한 바와 같이, 3층 폴리 메탈 게이트(11) 및 측벽 구조의 산화 방지막(7)을 마스크로 하여 인 이온(9)을 주입 에너지 150keV , 도우즈량 2×1013/㎠, 회전 각도 45°로 경사 회전 이온 주입한 후 확산 처리를 행함으로써, 실리콘 기판(1)의 상층부에 소스·드레인 영역(2)을 얻는다. 이 때, 필요하다면, 열 확산 처리를 행하여 소스·드레인 영역(2)을 확산 성장시켜도 된다. 이 때, 소스·드레인 영역(2)은 게이트 엣지보다 001㎛ 게이트 전극 아래로 연장되고, 형성 깊이는 0.05㎛가 된다.
이상의 제조 공정을 거쳐, 오프셋 주입된 소스·드레인 영역을 갖는 실시예 10의 구조를 얻을 수 있다.
제3 제조 방법에서는, 스마일 산화 처리 후에 소스·드레인 영역(2)을 형성하고 있기 때문에, 소스·드레인 영역(2)의 주입 후의 스마일 산화 처리에 따른 고온 열 처리에 의한 확산을 억제할 수 있어, 펀치 스루 내성을 확보하기 쉬운 만큼,미세화에 적합하다는 이점이 있다.
또, 실시예 10에서는 실시예 7과 마찬가지로, 스마일 산화막(6)의 구조를 실리콘 기판(1)으로의 침식이 완만하게 발생하도록 하였지만, 실시예 6과 같이, 실리콘 기판(1)으로의 침식 최심부가 게이트 아래에 생기는 구조로 해도 된다.
또, 도 49에서 도시하는 스마일 산화 처리 후에 스트레스 완화용의 열 처리를 가해도 된다. 이 열 처리에 의해서 스마일 산화막(6)의 형성에 의한 응력 스트레스를 완화할 수 있기 때문에, 핫 캐리어나 산화막의 신뢰성의 향상을 도모할 수 있다. 또, 열 처리로서는, 예를 들면 1100℃에서 30초의 RTN(질소를 이용한 단시간 어닐링(Rapid Thermal Anenealing)) 등이 생각된다.
상기한 경우, 도 50에서 도시하는 인 이온(9)을 주입 에너지 180keV, 도우즈량 2×1013/㎠, 회전 각도 45°로 경사 회전 이온 주입을 행하는 등이 생각된다.
<실시예 11>
실시예 9의 구조에서는, 도 51에 도시한 바와 같이 스마일 산화막(6)의 융기 부분(최대 막 두께 형성 부분)이 산화 방지막(7)의 측벽부 아래의 일부측에만 형성되어 있다.
도 52는 실시예 11의 MOS 트랜지스터 구조를 도시하는 단면도이다. 도 52에 도시한 바와 같이, 스마일 산화막(6)의 융기 부분이 산화 방지막(7)의 측벽부 아래의 전면에 형성되어 있다.
이와 같이, 실시예 11의 MOS 트랜지스터는 스마일 산화막(6)의 융기부를 측벽부 아래까지 잠입시킴으로써, 스마일 산화막(6)의 게이트 엣지 근방의 막 두께를 두껍게 할 수 있기 때문에, 게이트 엣지에서의 전계를 낮게 할 수 있다.
도 53∼도 58은 실시예 11의 제조 방법을 도시하는 단면도이다. 이하, 이들의 도면을 참조하여, 실시예 11의 제조 방법을 설명한다.
우선, 도 53에 도시한 바와 같이, P형의 실리콘 기판(1)을 준비한다. 다음에, 실리콘 기판(1)의 전면에 막 두께가 5㎚의 SiO2막(3)을 형성한 후, SiO2막(3) 상에 인 농도가 1×1022/㎤의 도핑된 폴리실리콘층(4)을 50㎚의 막 두께로 형성하고, 도핑된 폴리실리콘층(4) 상에 텅스텐층(5)을 100㎚의 막 두께로 형성하고, 텅스텐층(5) 상에 SiON층(8)을 60㎚의 막 두께로 형성한다.
그 후, 도 54에 도시한 바와 같이, 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)을 선택적으로 에칭함으로써, 잔존한 도핑된 폴리실리콘층(4), 텅스텐층(5) 및 SiON층(8)으로 이루어지는 3층 폴리 메탈 게이트(11)를 얻는다. 이 때, 3층 폴리 메탈 게이트(11) 외의 SiO2막(3)이 일부 제거되고, 막 두께가 3㎚가 된다.
그리고, 도 55에 도시한 바와 같이, 전면에 산화 방지막(7)을 형성한 후, 에치백을 실시하고, 3층 폴리 메탈 게이트(11)를 노출시키지 않고, 형성폭 2㎚의 측벽부를 갖는 산화 방지막(7)을 얻는다. 이 때, 산화 방지막(7)으로 보호되지 않는 SiO2막(3)의 일부가 제거되지만, 0.1㎚의 막 두께로 잔존한다. 따라서, 실시예 9와 마찬가지로, 실리콘 기판(1) 내에 존재하는 에치백에 의한 손상을 저감시킬 수 있다.
다음에, 도 56에 도시한 바와 같이, 3층 폴리 메탈 게이트(11) 및 산화 방지막(7)의 측벽부를 마스크로 하여, 인 이온(9)을 주입 에너지 30keV, 도우즈량 2×1013/㎠로 주입하고, 실리콘 기판(1)의 상층부에 주입 직후 소스·드레인 영역(2b)를 형성한다.
계속해서, 도 57에 도시한 바와 같이, 웨트 산화막 제거 처리를 실행함으로써, 실리콘 기판(1) 상에 노출한 SiO2막(3)을 제거함과 함께, 산화 방지막(7)의 측벽부 아래의 SiO2막(3)을, 측벽부의 외부 엣지로부터 0.5㎚ 정도 제거함으로써, 산화 방지막(7)의 측벽부와 실리콘 기판(1) 사이에 침식 영역이 되는 캐비티(12)를 형성한다.
다음에, 도 58에 도시한 바와 같이, 드라이 상태, 900℃, 엣지 게이트로부터의 오프셋이 1.5㎚가 되는 조건 아래의 FA에 의해 스마일 산화 처리를 행한다. 그 결과, 중앙부가 5㎚의 막 두께로, 게이트 엣지부가 도핑된 폴리실리콘층(4)측 최대 10㎚ 침식하고, 실리콘 기판(1)측 최대 8㎚의 막 두께(단, 최심부의 게이트 엣지로부터의 오프셋을 1.5㎚) 침식한 구조의 스마일 산화막(6)을 얻을 수 있다.
동시에, 주입 직후 소스·드레인 영역(2b)에서의 열 확산보다 열 확산 후 소스·드레인 영역(2a)를 얻을 수 있다.
스마일 산화막(6)은 스마일 산화 전에 산화 방지막(7)의 외부에서 실리콘 기판(1)의 상측으로 산화가 진행되기 때문에, 산화 방지막(7) 외부에서 실리콘기판(1)으로부터 상측으로 성장한 구조가 된다.
그리고, 캐비티(12)를 형성한 만큼, 3층 폴리 메탈 게이트(11)의 게이트 엣지 근방에서의 산화가 촉진되기 때문에, 산화 방지막(7)의 측벽부 아래의 전면에 융기부를 갖는 스마일 산화막(6)을 형성할 수 있다.
캐비티(12)를 형성하지 않고 상기 스마일 산화막(6)을 형성하기 위해서는, 산화 방지막(7)의 측벽부의 형성폭을 얇게 할 필요가 있고, 이 방법으로는 도 56에서 도시하는 인 이온(9)의 주입 시에 게이트 엣지에 가까운 영역에 주입 직후 소스·드레인 영역(2b)이 형성되고, 도 58에서 도시하는 공정 시에 열 확산 후 소스·드레인 영역(2a)이 게이트 엣지로부터 게이트 아래로 잠입될 가능성이 높아진다.
그 결과, 소스·드레인 사이 거리가 짧아져 펀치 스루 내성이 열화하기 때문에, 미세 MOS 트랜지스터에 적당하지 않게 되지만, 캐비티(12)를 형성하는 제조 방법인 경우, 상기한 바와 같은 문제점이 해소되기 때문에, 펀치 스루 내성을 열화시키지 않고, 게이트 엣지의 전계를 완화시킬 수 있다.
<여러가지의 개량>
이하, 상술한 모든 실시예에 적용 가능한 개량점을 형성한다.
(그 1)
스마일 산화 처리 후에 스트레스 완화용의 열 처리를 부가해도 된다. 이 열 처리에 의해, 스마일 산화막(6)의 형성에 의한 응력 스트레스를 완화시킬 수 있기 때문에, 핫 캐리어나 산화막의 신뢰성의 향상을 도모할 수 있다. 또, 열 처리로는, 예를 들면 1100℃에서 30초의 RTN(질소를 이용한 단시간 어닐링(Rapid ThermalAnenealing)) 등이 생각된다.
(그 2)
모든 실시예의 MOS 트랜지스터를 DRAM용에 적용한다. 그 결과, 메모리 셀에서의 누설 전류의 감소를 도모할 수 있는 만큼, 리프레시 특성의 향상을 기대할 수 있다.
(그 3)
모든 실시예의 MOS 트랜지스터를 embeddedDRAM용에 적용한다. 그 결과, 메모리 셀에서의 누설 전류의 감소를 도모할 수 있는 만큼, 리프레시 특성의 향상을 기대할 수 있다.
(그 4)
모든 실시예의 MOS 트랜지스터를 DRAM, embeddedDRAM의 메모리 셀용에 적용했을 때, 비교적 큰 전류 공급량을 필요로 하는 MOS 트랜지스터에 대하여 게이트 엣지부에의 게이트 버즈빅량(도핑된 폴리실리콘층(4)이 스마일 산화된 양)에 대하여, 게이트 길이를 충분히 길게 한다.
예를 들면, 한쪽측의 게이트 버즈빅량이 0.03㎛인 경우, 메모리 셀 내부의 셀 트랜지스터의 게이트 길이를 0.1㎛, 주변 혹은 로직용으로 비교적 큰 전류 공급량을 필요로 하는 MOS 트랜지스터의 게이트 길이를 0.4㎛로 설정하고, 주변 혹은 로직용으로 비교적 큰 전류 공급량을 필요로 하지 않은 MOS 트랜지스터의 게이트 길이를 0.2㎛로 설정하는 등의 대응이 생각된다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는, 산화 방지막에 의해 폴리실리콘막은 노출되지 않고 덮어져 있기 때문에, 산화 방지막 형성 후에 있어서 게이트 산화막의 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두꺼워지는, 누설 전류 억제 효과를 발휘할 수 있는 구조를 얻기 위한 열 처리를 실행해도, 폴리실리콘층의 산화를 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 산화 방지막에 의해 폴리실리콘층은 노출되지 않고 덮어져 있기 때문에, 폴리실리콘층의 산화를 억제하면서 누설 전류를 억제하는 구조의 게이트 산화막을 형성할 수 있다.

Claims (2)

  1. 반도체 기판과,
    상기 반도체 기판의 상층부에 선택적으로 형성된 소스·드레인 영역과,
    상기 소스·드레인 영역 간의 실리콘 기판 상에 형성된 게이트 산화막과,
    상기 게이트 산화막 상에 형성되고, 적어도 폴리실리콘층을 포함하는 게이트 전극을 포함하며,
    상기 게이트 산화막은 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두꺼워지도록 형성되고, 상기 소스·드레인 영역, 상기 게이트 산화막 및 상기 게이트 전극에 의해 MOS 트랜지스터가 규정되고,
    상기 게이트 전극을 노출시키지 않고 덮어 형성되고, 상기 폴리실리콘층에 비하여 산소의 확산 속도가 느린 산화 방지막을 더 포함하는 반도체 장치.
  2. (a) 반도체 기판 상에 게이트 산화막을 형성하는 단계와,
    (b) 상기 게이트 산화막 상에 적어도 폴리실리콘층을 포함하는 게이트 전극을 형성하는 단계와,
    (c) 적어도 상기 게이트 전극을 마스크로 하여 불순물을 주입하고, 소스·드레인 영역을 형성하는 단계와,
    (d) 상기 게이트 전극을 노출하지 않고 덮고, 또한 상기 게이트 산화막 중 적어도 일부가 노출하도록, 상기 폴리실리콘층에 비해 산소의 확산 속도가 느린 산화 방지막을 형성하는 단계와,
    (e) 적어도 상기 단계 (d) 후에 열 처리를 행하고, 상기 게이트 전극의 엣지 근방 아래가 중앙부 아래보다 막 두께가 두꺼워지도록 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
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