KR20020056259A - 반도체소자의 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, o.25 ㎛ 이하의 디자인룰( design rule ) 을 갖는 반도체 소자의 모스(MOS) 트랜지스터를 형성하기 위하여 트렌치형 게이트전극을 형성하고 저농도의 불순물이온을 경사 주입하여 드레인 접합영역에만 저농도의 불순물 접합영역을 형성하고 고농도의 불순물 이온주입 공정으로 고농도의 소오스/드레인 접합영역을 형성하여 트렌치형 게이트전극을 형성함으로써 단차를 개선하고 숏채널효과를 개선하며 펀치쓰루 특성을 개선하며 소자의 동작 속도를 증가시키고 브레이크다운 전압을 감소시켜 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{METHOD FOR FORMING TRANSISTOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 o.25 ㎛ 이하의 디자인룰 ( design rule ) 을 갖는 반도체소자의 모스(MOS) 트랜지스터를 형성하기 위하여 엘.디.디. ( lightly doped draian, 이하에서 LDD라 함 ) 구조가 구비되되, 트렌치형의 게이트전극을 형성하고 그에 따른 공정으로 소자의 특성 열화를 방지하는 기술에 관한 것이다.
종래기술에 따른 트랜지스터는 채널 길이가 작아짐에 따라 유발되는 핫캐리어 효과 ( hot carrier effect, HCE 라 함 )을 극복하기 위하여 LDD 구조를 갖는 트랜지스터를 형성하였다.
그러나, 상기 LDD 구조를 갖는 트랜지스터는 숏채널효과 ( short channel effect ) 가 유발되어 트랜지스터의 문턱전압(Vt)가 낮아지고 펀치쓰루 ( punch through ) 가 발생된다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
상기 활성영역 상에 게이트산화막(13)이 게재되는 게이트전극(15)을 형성한다. 이때, 상기 게이트전극(15)은 전체표면상부에 게이트산화막(13)과 게이트전극용 도전층을 증착하고 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하여 형성한 것이다.
그 다음, 상기 게이트전극을 마스크로 상기 반도체기판(11)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역(17)을 형성한다.
그리고, 상기 게이트전극(15) 측벽에 절연막 스페이서(19)를 형성한다. 이때, 상기 스페이서(19) 형성공정은 전체표면상부에 절연막을 증착하고 이를 이방성식각하여 형성한 것이다.
그 다음, 상기 게이트전극(15)과 절연막 스페이서(19)를 마스크로하여 상기 반도체기판(11)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역(21)을 형성함으로써 LDD 구조의 소오스/드레인 접합영역이 구비되는 트랜지스터를 형성한다.
이때, 드레인 단의 HCE를 방지하기 위하여 소오스 단은 저농도의 불순물이 불필요하다. 그러나, 공정진행상 소오스/드레인 접합영역에 모두 저농도의 불순물 접합영역을 형성한다. 그로인하여, 채널의 길이가 짧아짐에 따라 Rext 의 증가에 의한 Idsat 가 감소하고 숏채널효과가 증가하게 되어 반도체소자의 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 핫캐리어 효과와 숏채널효과를 개선할 수 있는 트랜지스터를 형성하여 소자의 신뢰성을 향상시키고 소자의 동작 속도를 증가시키 f수 있는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판13 : 게이트산화막
15,37 : 게이트전극17 : 저농도의 엔형 불순물 접합영역
19 : 절연막 스페이서
21,45a/45b : 고농도의 엔형 불순물 접합영역
33 : 트렌치35 : 제1게이트산화막
39 : 제2게이트산화막41 : 깊은 문턱전압 조절용 임플란트 영역
43a, : 저농도의 엔형 드레인 접합영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 제1도전형의 반도체기판의 게이트전극 영역을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치를 포함한 전체표면상부에 제1게이트산화막을 형성하는 공정과, 상기 트렌치를 매립하는 게이트전극용 도전층을 형성하는 공정과, 상기 게이트전극용 도전층 표면을 산화시켜 제2게이트산화막을 형성하는 공정과, 상기 게이트전극의 하측으로 고농도의 제1도전형 불순물을 임플란트하여 깊은 문턱전압 조절용 임플란트 영역을 형성하는 공정과, 상기 게이트전극의 드레인 접합영역 측으로 경사진 저농도의 제2도전형 불순물 임플란트 공정으로 저농도의 제2도전형 드레인 접합영역을 형성하는 공정과, 상기 게이트전극의 양측으로 고농도의 제2도전형 불순물을 임플란트하여 고농도의 제2도전형 소오스/드레인 접합영역을 형성하는 공정으로 트렌치형 트랜지스터를 형성하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(31)의 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다. 그리고, 상기 활성영역의 게이트전극 영역에 트렌치(33)를 형성한다.
이때, 상기 트렌치(33)는 상기 반도체기판(31) 상부에 감광막(도시안됨)를 도포하고 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 게이트전극 영역을 노출시키는 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로하여 일정깊이의 반도체기판(31)을 식각함으로써 게이트전극용 트렌치(33)를 형성한 것이다.
도 2b를 참조하면, 상기 반도체기판(31) 표면에 제1게이트산화막(35)을 형성한다.
그리고, 상기 트렌치(33)를 매립하는 게이트전극용 도전층을 증착하고 이를 평탄화식각하여 게이트전극(37)을 형성한다.
이때, 상기 게이트전극(37)은 폴리실리콘으로 형성하고, 상기 평탄화식각공정은 CMP 공정으로 실시한다.
그 다음, 상기 게이트전극(37) 표면을 산화시켜 제2게이트산화막(39)을 형성한다.
그리고, 상기 게이트전극(37) 하측의 반도체기판(31)에 문턱전압 조절용 불순물 이온인 고농도의 피형 불순물이온을 임플란트하여 깊은 문턱전압 조절 임플란트영역(41)을 형성한다. 이때, 상기 깊은 문턱전압 조절 임플란트 영역(41)은 소오스/드레인 접합영역 간의 펀치쓰루 개선 및 접합영역의 불순물 농도 감소로 브레이크다운 전압 증가와 공핍층의 증가로 접합 캐패시턴스가 감소하여 소자의 고속화를 가능하게 한다.
도 2c를 참조하면, 드레인 접합영역으로 예정된 영역 측으로 일정각도 기울여 상기 반도체기판(31)에 저농도의 엔형 불순물 이온을 임플란트함으로써 상기 게이트전극(37)의 드레인 접합영역(43a)을 형성한다. 여기서, 상기 저농도의 엔형 불순물 임플란트 공정은 20 ∼ 70 °각도로 경사를 유지하며 실시한다.
이때, 상기 게이트전극(37)이 임플란트 공정의 마스크 역할을 하게 되어, 소오스쪽은 고농도의 접합영역(45b)이 채널과 직접 연결되는 반면 드레인쪽은 저농도의 접합영역(43a)를 통해 채널과 연결된다. 이런 구조를 사용하면 드레인쪽의 저농도 영역은 LDD 역할을 수행하게 되며 HCE를 방지함과 동시에 소오스쪽 고농도 영역의 저항 감소에 의한 소자 향상을 기대할 수 있다.
도 2d를 참조하면, 상기 게이트전극(37)을 마스크로 하여 상기 반도체기판(31)에 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 드레인/소오스 접합영역(45a,45b)을 형성함으로써 트렌치형 트랜지스터를 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 트렌치형 게이트전극으로 단차를 개선하고 숏채널효과를 개선하며 펀치쓰루 특성을 개선하며 소자의 동작 속도를 증가시키고 브레이크다운 전압을 감소시켜 신뢰성을 향상시키는 효과를 제공한다.

Claims (2)

  1. 제1도전형의 반도체기판의 게이트전극 영역을 식각하여 트렌치를 형성하는 공정과,
    상기 트렌치를 포함한 전체표면상부에 제1게이트산화막을 형성하는 공정과,
    상기 트렌치를 매립하는 게이트전극용 도전층을 형성하는 공정과,
    상기 게이트전극용 도전층 표면을 산화시켜 제2게이트산화막을 형성하는 공정과,
    상기 게이트전극의 하측으로 고농도의 제1도전형 불순물을 임플란트하여 깊은 문턱전압 조절용 임플란트 영역을 형성하는 공정과,
    상기 게이트전극의 드레인 접합영역 측으로 경사진 저농도의 제2도전형 불순물 임플란트 공정으로 저농도의 제2도전형 드레인 접합영역을 형성하는 공정과,
    상기 게이트전극의 양측으로 고농도의 제2도전형 불순물을 임플란트하여 고농도의 제2도전형 소오스/드레인 접합영역을 형성하는 공정으로 트렌치형 트랜지스터를 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 저농도의 제2도전형 불순물의 임플란트 공정은 20 ∼ 70 °각도의 경사를 유지하며 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
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* Cited by examiner, † Cited by third party
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US7531413B2 (en) 2004-06-17 2009-05-12 Samsung Electronics Co., Ltd. Method of forming transistor having channel region at sidewall of channel portion hole

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