KR100818656B1 - 새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100818656B1
KR100818656B1 KR1020060096510A KR20060096510A KR100818656B1 KR 100818656 B1 KR100818656 B1 KR 100818656B1 KR 1020060096510 A KR1020060096510 A KR 1020060096510A KR 20060096510 A KR20060096510 A KR 20060096510A KR 100818656 B1 KR100818656 B1 KR 100818656B1
Authority
KR
South Korea
Prior art keywords
film
type
saddle
region
boron
Prior art date
Application number
KR1020060096510A
Other languages
English (en)
Inventor
장세억
조흥재
김태윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096510A priority Critical patent/KR100818656B1/ko
Application granted granted Critical
Publication of KR100818656B1 publication Critical patent/KR100818656B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 오프 누설전류를 감소시키고, 목표하는 문턱전압을 갖는 새들형 트랜지스터, 그를 포함하는 반도체 메모리 장치 및 그 제조 공정에 관한 것이다. 이를 위해 본 발명은, n형 불순물이 도핑된 소스/드레인 영역 및 p형 불순물이 도핑된 게이트 전극을 포함하는 새들형 엔모스 트랜지스터를 제공한다.
새들형 트랜지스터, n형 불순물, 소스/드레인 영역, 게이트 전극, 반도체 소자

Description

새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조 방법{SADDLE TYPE TRANSISTOR, SEMICONDUCTOR DEVICE INCLUDING THE SAME AND METHOD FOR FABRICATING THE SEMICONDUCTOR DEVICE}
도 1은 일반적인 핀형 트랜지스터와 리세스형 트랜지스터를 나타낸 도면.
도 2는 새들형 트랜지스터의 구조를 나타낸 도면.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 새들형 트랜지스터의 제조 방법.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체 기판
12 : 필드산화막
14 : 폴리실리콘막
16 : 저저항 게이트 금속막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자중, 새들형 트랜지스터의 제조 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라 기존의 2차원적인 트랜지스터 구조로는 여러가지 측면, 예를 들어 전류 구동능력(current drivability)과 데이터 저장시간(data retention time) 측면에서 한계에 다다르고 있다. 특히 고속소자 (high speed device) 경우, 기존 2차원적인 트랜지스터 구조로는 요구되는 전류 구동능력을 만족시킬 수 없다.
이러한 문제점을 극복하기 위해 제안된 기술이 도 1의 (a)에 도시된 핀형 트랜지스터(fin transistor)이다. 핀형 트랜지스터의 특징은 채널로서, 3면을 이용하기 때문에 전류 구동능력이 매우 뛰어나므로 고속소자 제작에 응용될 수 있다. 그러나, 데이터 저장시간 특성 측면에서는 3면의 채널로는 장점이 없어서, 반도체 메모리 소자의 셀 트랜지스터(cell transistor) 에 응용하기는 한계가 따른다.
한편, 반도체 메모리 소자에서는 기존 2차원적인 셀 트랜지스터를 사용할 때 고농도의 붕소 이온주입에 의한 접합누설전류 - 일정 수준 이상의 문턱전압(threshold voltage)을 확보하기 위해 채널 형성 예정지역에 붕소(boron) 이온주입 영역을 형성한다. 이때, 과도한 이온주입된 붕소은 스토리지노드(storage node)의 접합누설전류(junction leakage current)를 유발 한다. - 때문에 충분한 데이터 저장시간을 확보하기가 어렵다.
도 1의 (b)는 고집적 반도체 메모리 소자에서 충분한 데이터 저장시간을 확보하기 위해 제안된 종래 기술로서, 리세스형 트랜지스터(recess transistor) 구조 이다. 이 구조의 특징은 반도체 기판을 소정 깊이로 리세스해서 소스/드레인(source/drain) 영역과 채널(channel) 영역간의 거리를 늘려 놓은 것이 특징이다. 반도체 메모리 소자의 셀 트렌지스터로서 리세스형 트랜지스터를 적용하면 기존 2차원적인 트랜지스터에 비해 상기 접합누설전류를 획기적으로 감소시켜 기존 2차원적인 트랜지스터의 데이터 저장시간에 비해 2배 이상의 데이터 저장시간을 확보할 수 있다. 그러나, 이 리세스형 트랜지스터의 단점은 전류 구동능력 특성이 핀형 트랜지스터 만큼 양호하지 못하다는 것이다.
따라서, 전류 구동능력과 데이터 저장시간 특성을 모두 만족하기 위한 기술 개발이 이루어지고 있으며, 이에 부응하여 제조된 것이 새들형 트랜지스터(saddle transistor)이다.
도 2는 새들형 트랜지스터의 구조를 나타낸 도면이다.
도 2를 참조하면, (a)는 새들형 활성영역을 형성한 후의 도면이고 (b)는 새들형 활성영역을 가로지르는 게이트 전도막 형성 후의 도면이다. 그리고, (c)와 (d)는 (b)의 절단면을 나타낸 도면이다.
(a)를 참조하면, 새들형 활성영역은 게이트 전극이 형성될 예정지역의 필드산화막과 반도체 기판을 일정영역 식각하고, 이후에 필드산화막만을 더 식각하여 형성한다. 이때, 첫번째 식각으로 형성된 리세스 영역은 리세스형 트랜지스터의 특성을 갖게 되며, 두번째 식각으로 측벽이 노출된 기판은 핀형 트랜지스터의 특성을 갖게된다.
이는 (c)와 (d)를 참조하면 더욱 명확한 것으로, 우선 (c)를 참조하면, 새들 형 트랜지스터가 리세스형 트랜지스터의 구조을 포함하고 있음을 확인할 수 있다. 그리고, (d)는 새들형 트랜지스터가 핀형 트랜지스터의 구조을 포함하고 있음을 확인할 수 있다.
따라서, 새들형 트랜지스터는 핀형 트랜지스터의 전류 구동능력과 리세스형 트랜지스터의 우수한 데이터 저장시간 특성을 동시에 구현하여 고속/저전력(high speed & low power) 반도체 메모리 소자의 제작을 가능하게 한다.
그러나, 70nm 이하의 반도체 메모리 소자에서는 새들형 트랜지스터를 적용한다고 하더라도 반도체 메모리 소자에서 가장 중요하게 요구되는 충분한 데이터 저장시간 특성을 확보하기가 매우 힘들다.
즉, 70nm 이하의 극소 메모리 소자에서, 일정 수준 이상의 문턱전압을 확보해서 소스/드레인 간의 오프 누설전류(off leakage current)를 방지하려면, 채널(channel) 예정영역에 약 1×1013 ions/cm2 이상의 붕소(boron) 이온주입이 요구된다. 그러나, 채널 예정영역에 과도하게 이온주입된 붕소는 스토리지노드(storage node)의 접합누설전류를 유발하여 데이터 저장시간의 저하를 초래한다.
이때, 게이트 전도막 물질은 n형 폴리실리콘막을 사용하고, 게이트 금속막은 저저항 금속막을 사용한다.
따라서, 목표하는 문턱전압을 획득함에 있어서 상기 오프 누설전류를 감소시키기 위해 채널 예정영역에 이온주입되는 붕소의 이온주입양을 감소시킬 필요성이 요구되고 있으며, 이를 통해 데이터 저장시간 특성을 향상시키는 새들형 트랜지스 터의 제조 방법이 제시되어야 한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 오프 누설전류를 감소시키고, 목표하는 문턱전압을 갖는 새들형 트랜지스터, 그를 포함하는 반도체 메모리 장치 및 그 제조 방법을 제공하는 것을 제1 목적으로 한다.
그리고, 데이터 저장시간 특성을 향상시키는 새들형 트랜지스터, 그를 포함하는 반도체 메모리 장치 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, n형 불순물이 도핑된 소스/드레인 영역 및 p형 불순물이 도핑된 게이트 전극을 포함하는 새들형 엔모스 트랜지스터를 제공한다.
그리고, n형 불순물이 도핑된 소스/드레인 영역과 p형 불순물이 도핑된 게이트 전극을 포함하는 새들형 셀 트랜지스터, n형 불순물이 도핑된 소스/드레인 영역과 n형 불순물이 도핑된 게이트 전극을 포함하는 주변회로 nMOS 트랜지스터 및 p형 불순물이 도핑된 소스/드레인 영역과 p형 불순물이 도핑된 게이트 전극을 포함하는 주변회로 pMOS 트랜지스터를 포함하는 반도체 소자를 제공한다.
또한, 셀 지역, 주변회로 엔모스 지역 및 주변회로 피모스 지역이 정의되고, 소자분리 막이 형성된 기판을 제공하는 단계, 상기 셀 지역에 새들형 활성영역을 형성하는 단계, 상기 새들형 활성영역이 형성된 결과물 상에 p형 폴리실리콘막을 형성하는 단계, 상기 주변회로 엔모스 지역만을 노출시키는 이온주입 마스크를 형성하는 단계, 상기 이온주입 마스크를 이용하여 n형 불순물을 이온주입하는 단계, 상기 이온주입 마스크를 제거하는 단계, 상기 이온주입 마스크를 제거한 결과물 상에 게이트 금속막 및 하드마스크 질화막을 순차적으로 형성하는 단계, 상기 게이트 전도막, 게이트 금속막 및 하드마스크 질화막을 패터닝하여 게이트 전극 패턴을 형성하는 단계 및 상기 게이트 전극 패턴의 양측 기판에 n형 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
본 발명에서는 새들형 트랜지스터에서 채널 예정영역에 붕소 이온주입을 최소화 할 수 있는 방법을 제시하여 데이터 저장시간을 극대화하는 시킨다.
종래 반도체 메모리 소자의 셀 영역은 게이트 전도막으로 인(P)이 도핑된 n형 폴리실로콘막을 사용하였다. 이를 본 발명에서는 p형 폴리실리콘막을 셀 영역(nMOS 영역)의 게이트 전도막으로 사용하여 새들형 트랜지스터의 문턱전압을 획기적으로 높인다.
이론적으로 p형 폴리실리콘막의 일함수(workfunction)는 n형 폴리실리콘막 보다 1.1ev 더 높기 때문에 게이트 전도막을 n형 폴리실리콘막에서 p형 폴리실리콘막으로의 교체만으로도 약 0.8~1.0V 정도의 문턱전압을 높일 수 있다.
따라서, p형 폴리실리콘막을 사용한 새들형 트랜지스터에서는 채널 예정영역 의 붕소 이온주입양을 감소시켜도 일정 수준 이상의 문턱전압을 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 새들형 트랜지스터의 제조 방법을 나타낸 도면이다. 여기서, 자세한 설명을 위해 반도체 메모리 소자의 셀(cell) 지역(nMOS로 구성됨), 주변회로 nMOS 지역, 주변회로 pMOS 지역으로 구분하여 설명한다.
도 3a를 참조하면, 새들형 트랜지스터의 제조 방법은 반도체 기판(11)에 일반적인 STI(shallow trench isolation) 공정을 수행하여 필드산화막(12)을 형성한다.
여기서, STI 공정은 반도체 기판(11)의 소자분리 예정영역에 얕은 트렌치(trench)를 형성하고, 이 트렌치를 필드산화막(12)으로 매립하는 공정을 뜻한다.
이 때, 필드산화막(12)의 높이(HFOX)는 2000~6000Å으로 형성한다.
다음으로, 도 3b를 참조하면, 셀 지역(nMOS)에만 새들형 트랜지스터를 형성하기 위해 필드산하막(12)이 형성된 결과물 상에 하드마스크막(13)을 형성한다. 이때, 하드마스크막(13)은 일반적으로 포토레지스트를 사용한다.
이어서, 셀 지역(nMOS)의 게이트 라인 예정영역에 통상적인 노광공정 및 식각공정을 이용하여 셀 지역(nMOS)의 하드마스크막(13)을 패터닝한다.
다음으로, 도 3c를 참조하면, 패터닝된 하드마스크막(13)을 식각장벽으로 트랜지스터의 채널이 형성될 예정영역의 반도체기판(11)을 공지된 건식식각 공정으로 소정 깊이 리세스(recess)한다. 이때, 리세스 깊이(R, recess depth)는 필드산화막(12)의 높이 (HFOX)의 1/3 내지 1/2 수준이 바람직하다. 예를 들어, 필드산화막(12)의 높이가 3000Å인 경우, 리세스 깊이(R)는 1000~1500Å로 한다.
이어서, 종래 공지된 건식식각 공정으로 필드산화막(12)을 소정 깊이 리세스 한다. 이때, 필드산화막(12)의 리세스 깊이(F)는 반도체 기판(11)의 리세스 깊이(R) 보다 200~1000Å 만큼 더 깊게 식각한다. 즉, 핀 높이(H, fin height)가 200~1000Å이 되도록 한다. 예를 들어, 반도체 기판(11)의 리세스 깊이(R)가 1500Å인 경우 필드산화막(12)의 리세스 깊이(F)는 1700~2500Å가 된다.
참고로, 상기에서 설명한 반도체 기판(11) 식각 공정과 필드산화막(12) 식각 공정의 순서는 바뀔 수도 있다.
이어서, 상술과 같이 형성된 새들형 활성영역의 기판 - 새들형 트랜지스터의 채널 예정영역 - 에 붕소을 이온주입하여 붕소 이온주입 영역(18)을 형성한다. 이는 A-A' 단면도에 도시된 바와 같다.
이와 같이 트랜지스터의 채널 예정영역에 붕소을 이온주입 하는 이유는 일정 수준 이상의 문턱전압(threshold voltage)을 확보하기 위함이다.
이때의 붕소의 이온주입양은 1~1×1012 ions/cm2인 것이 바람직하다.
그리고, 붕소 이온주입시 상기 하드마스크막(13)을 이온주입 방지막으로 사 용하며, 붕소 이온주입 공정이 끝나면, 하드마스크막(13)은 제거된다.
다음으로, 도 3d를 참조하면, 상기 새들형 활성영역 상에 게이트절연막(gate dielectric, 도시하지 않음)을 형성한다. 이때 게이트절연막은 붕소침투(boron penetration) 현상을 억제하기 위해 질화된 절연막을 사용한다. 예를 들면, SiON, HfSiON 등이다.
이어서, 게이트절연막이 형성된 결과물 상에 p형 폴리실리콘막(14)을 형성한다. 이때, p형 폴리실리콘막(14)은 인시츄 붕소 도핑 폴리실리콘막(in-situ boron doped poly Silicon)으로 형성할 수 있다. 그리고, 붕소 농도는 1×1019 ~ 1×1021 atoms/cm3 로 하며, 증착 두께는 500~1500Å으로 한다.
또는, 붕소 인시츄 폴리실리콘막이 아닌 도핑되지 않은 폴리실리콘막을 증착한 후, 이온주입 마스크를 이용하여 셀 지역(nMOS)과 주변회로 pMOS 지역은 붕소(B)를 이온주입(ion implantation)하고, 주변회로 nMOS 지역에는 인(P)을 이온주입해서 본 발명을 구현할 수도 있다.
다음으로 도 3(e)를 참조하면, 주변회로 nMOS 지역에 인을 이온주입하기 위해 주변회로 nMOS 지역만 노출시키는 이온주입 마스크(15)를 형성한다.
이어서, 이온주입 마스크(15)를 이용하여 주변회로 nMOS 지역에 인(P, phosphorous)을 이온주입한다.
이때, 인의 이온주입양은 주변회로 nMOS 지역의 p형 폴리실리콘막(14)이 n형 폴리실리콘막으로 전환(conversion)되도록 이온주입양을 조절한다. 이때, 인의 도 즈량은 1.0E14~1.0E17atoms/cm2 로 이온주입하는 것이 바람직하다.
예를 들어, p형 폴리실리콘(14)의 붕소 농도가 1×1020 이라면, 인을 1.0E16 atoms/cm2 도즈(dose)로 이온주입 한다.
그리고, 이와 같은 주변회로 nMOS 지역에만 폴리실리콘막(14)을 n형으로 전환시키는 이유는 p형 폴리실리콘막(14)으로 주변회로 nMOS 지역에 게이트 전극을 형성하게 되면, 일함수에 의해 주변회로 nMOS 지역에서 원하고자 하는 문턱전압을 획득할 수 없게 되기 때문이다.
예를 들어, 현제 반도체 메모리 장치는 셀 지역(nMOS)의 트랜지스터는 문턱전압이 약 0.8V를 원하고 있고, 주변회로 nMOS 지역에서는 0.2~0.25V를 원하고 있다. 이러한 환경에서 주변회로 nMOS 지역을 일함수가 높은 p형 폴리실리콘막을 사용할 경우 원하고자 하는 문턱전압(0.2~0.25V) 보다 높은 문턱전압이 발생하고 이에 따라 원하는 동작을 수행할 수 없게 되는 문제점이 발생되기 때문이다.
이어서, 이온주입 마스크(15)를 제거한다.
다음으로 도 3(f)를 참조하면, 셀 지역(nMOS)과 주변회로 pMOS 지역의 폴리실리콘막(14)은 p형으로, 주변회로 nMOS 지역에는 n형으로 형성된 것을 보여준다.
다음으로 도 3(g)를 참조하면, 주변회로 nMOS 지역의 폴리실리콘막(14)이 n형으로 전환된 결과물 상에 저저항 게이트 금속막(16)을 형성한다. 이때, 저저항 게이트 금속막(16)이라 함은 W, WSix 또는 TiSix 등에 해당된다. 이때 X는 자연수이 다.
다음으로 도 3(h)를 참조하면, 셀 지역(nMOS), 주변회로 nMOS 지역 및 주변회로 pMOS 지역에 게이트 전극 패턴(17, 하드마스크 질화막 생략)을 형성한다.
이어서, 별도의 이온주입 마스크(미도시)를 이용하여 소스/드레인 영역을 형성한다. 이때, 소스/드레인 영역의 도전형은 n형이다.
본 발명을 정리해 보면, 기존에 n형 폴리실리콘막을 사용하여 제조되는 nMOS 트랜지스터의 채널 예정영역에 붕소를 과도하게 이온주입하여 데이터 저장시간 특성이 열화되는 문제점을 본 발명에서는 폴리실리콘막(15)을 p형으로 전환시킨다. 이는 이론적으로 p형 폴리실리콘막(14)의 일함수(workfunction)가 n형 폴리실리콘막 보다 1.1ev 더 높기 때문에 게이트 전도막을 n형 폴리실리콘막에서 p형 폴리실리콘막으로의 교체만으로도 약 0.8~1.0V 정도의 문턱전압을 높일 수 있기 때문이다.
따라서, p형 폴리실리콘막(14)을 사용한 새들형 트랜지스터에서는 채널 예정영역의 붕소 이온주입양을 감소시켜도 일정 수준 이상의 문턱전압을 확보할 수 있다.
결과적으로 채널 영역에 이온주입된 붕소의 이온주입양이 감소되어 스토리지 노드의 접합누설전류 유발을 억제한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
예를 들어, 필드산화막(12)의 높이나 새들형 활성영역 형성시의 리세스 깊이(R, F)는 셀 지역(nMOS)의 트랜지스터 제조 환경에 맞추어 변경 가능하다.
이상에서 살펴본 바와 같이, 본 발명은 nMOS로 구성된 셀 지역에 p형 폴리실리콘막을 사용하여 채널 영역의 붕소 이온주입양을 감소시켜도 일정 수준의 문턱전압을 확보할 수 있는 새들형 트랜지스터를 제공한다.
따라서, 데이터 저장시간 특성이 극대화된 고속/저전력(high speed & low power) 메모리 소자를 제조할 수 있다.

Claims (24)

  1. n형 불순물이 도핑된 소스/드레인 영역; 및
    p형 불순물이 도핑된 게이트 전극
    을 포함하는 새들형 엔모스 트랜지스터.
  2. 제1항에 있어서,
    상기 새들형 엔모스 트랜지스터의 채널이 형성되는 영역에 붕소가 이온주입된 채널 영역을 더 포함하는 것을 특징으로 하는 새들형 엔모스 트랜지스터.
  3. 제2항에 있어서,
    상기 채널 영역의 붕소 이온주입양은 1~1×1012 ions/cm2인 것을 특징으로 하는 새들형 엔모스 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 전극은,
    p형 불순물의 침투 현상을 억제하기 위한 게이트 절연막용 질화막;
    붕소가 인시츄 도핑(in-situ dopping)된 폴리실리콘막;
    저저항 게이트 금속막; 및
    하드마스크 질화막이 순차적으로 적층된 구조인 것을 특징으로 하는 새들형 엔모스 트랜지스터.
  5. 제4항에 있어서,
    상기 폴리실리콘막은 붕소 농도가 1×1019 ~ 1×1021 atoms/cm3 로 인시츄 도핑된 막이고, 형성 두께는 500~1500Å인 것을 특징으로 하는 새들형 엔모스 트랜지스터.
  6. 제4항에 있어서,
    상기 게이트 절연막용 질화막은 SiON막 또는 HfSiON막인 것을 특징으로 하는 새들형 엔모스 트랜지스터.
  7. 제4항에 있어서,
    상기 저저항 게이트 금속막은 W막, WSix막 및 TiSix막(이상 X는 자연수) 중 어느하나인 것을 특징으로 하는 새들형 엔모스 트랜지스터.
  8. n형 불순물이 도핑된 소스/드레인 영역과 p형 불순물이 도핑된 게이트 전극을 포함하는 새들형 셀 트랜지스터;
    n형 불순물이 도핑된 소스/드레인 영역과 n형 불순물이 도핑된 게이트 전극을 포함하는 주변회로 nMOS 트랜지스터; 및
    p형 불순물이 도핑된 소스/드레인 영역과 p형 불순물이 도핑된 게이트 전극을 포함하는 주변회로 pMOS 트랜지스터
    을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 새들형 셀 트랜지스터의 채널이 형성되는 영역에 붕소가 이온주입된 채널 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 채널 영역의 붕소 이온주입양은 1~1×1012 ions/cm2인 것을 특징으로 하는 반도체 소자.
  11. 제8항에 있어서,
    상기 새들형 셀 트랜지스터와 pMOS 트랜지스터의 p형 불순물이 도핑된 게이트 전극은,
    p형 불순물의 침투 현상을 억제하기 위한 게이트 절연막용 질화막;
    붕소가 인시츄 도핑(in-situ dopping)된 폴리실리콘막;
    저저항 게이트 금속막; 및
    하드마스크 질화막
    이 순차적으로 적층된 구조인 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 폴리실리콘막은 붕소 농도가 1×1019 ~ 1×1021 atoms/cm3 로 인시츄 도핑된 막이고, 형성 두께는 500~1500Å인 것을 특징으로 하는 반도체 소자.
  13. 제11항에 있어서,
    상기 게이트 절연막용 질화막은 SiON막 또는 HfSiON막인 것을 특징으로 하는 반도체 소자.
  14. 제11항에 있어서,
    상기 저저항 게이트 금속막은 W막, WSix막 및 TiSix막(이상 X는 자연수) 중 어느하나인 것을 특징으로 하는 반도체 소자.
  15. 셀 지역, 주변회로 엔모스 지역 및 주변회로 피모스 지역이 정의되고, 소자분리막이 형성된 기판을 제공하는 단계;
    상기 셀 지역에 새들형 활성영역을 형성하는 단계;
    상기 새들형 활성영역이 형성된 결과물 상에 p형 폴리실리콘막을 형성하는 단계;
    상기 주변회로 엔모스 지역만을 노출시키는 이온주입 마스크를 형성하는 단계;
    상기 이온주입 마스크를 이용하여 n형 불순물을 이온주입하는 단계;
    상기 이온주입 마스크를 제거하는 단계;
    상기 이온주입 마스크를 제거한 결과물 상에 게이트 금속막 및 하드마스크 질화막을 순차적으로 형성하는 단계;
    상기 폴리실리콘막, 게이트 금속막 및 하드마스크 질화막을 패터닝하여 게이트 전극 패턴을 형성하는 단계; 및
    상기 게이트 전극 패턴의 양측 기판에 n형 소스/드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 새들형 활성영역 형성 후, 상기 새들형 활성영역에 붕소를 이온주입 하는 단계; 및
    상기 각 지역에 게이트 절연막용 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 새들형 활성영역에 이온주입되는 붕소의 이온주입양은 1~1×1012 ions/cm2인 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 p형 폴리실리콘막은 붕소 농도가 1×1019 ~ 1×1021 atoms/cm3 로 인시츄 도핑된 막이고, 500~1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제15항에 있어서,
    상기 n형 불순물을 이온주입하는 단계는 인을 1.0E14~1.0E17atoms/cm2 의 도즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 게이트 절연막용 질화막은 SiON막 또는 HfSiON막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제15항에 있어서,
    상기 게이트 금속막은 저저항 금속막으로 W막, WSix막 및 TiSix막(이상 X는 자연수) 중 어느하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제15항에 있어서,
    상기 p형 폴리실리콘막은,
    상기 새들형 활성영역이 형성된 결과물 상에 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막에 붕소를 이온주입 하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제15항에 있어서,
    상기 p형 폴리실리콘막은 붕소가 인시츄 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제22항 또는 제23항에 있어서,
    상기 폴리실리콘막에 이온주입되는 붕소의 이온주입양은 1×1019~1×1021 atoms/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020060096510A 2006-09-29 2006-09-29 새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법 KR100818656B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060096510A KR100818656B1 (ko) 2006-09-29 2006-09-29 새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096510A KR100818656B1 (ko) 2006-09-29 2006-09-29 새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100818656B1 true KR100818656B1 (ko) 2008-04-01

Family

ID=39533514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096510A KR100818656B1 (ko) 2006-09-29 2006-09-29 새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100818656B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09135029A (ja) * 1995-09-04 1997-05-20 Matsushita Electric Ind Co Ltd Ｍｉｓ型半導体装置及びその製造方法
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
KR20060065946A (ko) * 2004-12-11 2006-06-15 경북대학교 산학협력단 안장형 엠오에스 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09135029A (ja) * 1995-09-04 1997-05-20 Matsushita Electric Ind Co Ltd Ｍｉｓ型半導体装置及びその製造方法
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
KR20060065946A (ko) * 2004-12-11 2006-06-15 경북대학교 산학협력단 안장형 엠오에스 소자

Similar Documents

Publication Publication Date Title
JP4773169B2 (ja) 半導体装置の製造方法
JP4665141B2 (ja) 半導体装置とその製造方法
KR100903383B1 (ko) 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자
JP4993248B2 (ja) リセスチャネル及び非対称接合構造を有する半導体素子の製造方法
KR100801315B1 (ko) 돌기형트랜지스터가 구비된 반도체소자의 제조 방법
KR100843879B1 (ko) 반도체 소자 및 그 제조 방법
US6207482B1 (en) Integration method for deep sub-micron dual gate transistor design
KR20070020919A (ko) 리세스 채널 어레이 트랜지스터 및 그 제조 방법
KR20060017985A (ko) 반도체 소자 및 그 제조방법
US20060046370A1 (en) Method of manufacturing a transistor with void-free gate electrode
KR100657823B1 (ko) 리세스드 게이트를 구비한 반도체 소자 및 그의 제조 방법
KR100818656B1 (ko) 새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법
KR100233707B1 (ko) 듀얼 게이트 씨모오스 트랜지스터의 제조방법
KR100603931B1 (ko) 반도체 소자 제조방법
KR100625394B1 (ko) 반도체 소자의 제조 방법
KR101002927B1 (ko) Ｐｍｏｓ 트랜지스터 및 그 제조 방법
KR100866704B1 (ko) 반도체 소자 및 그 제조 방법
KR100498593B1 (ko) 매립 게이트전극을 갖는 반도체 소자의 제조 방법
KR20050024868A (ko) 리세스 트랜지스터의 제조방법 및 그의 구조
KR100951573B1 (ko) 반도체 소자 및 그 제조 방법
KR101052864B1 (ko) 반도체 소자의 제조방법
KR100961830B1 (ko) 트렌치형 게이트를 구비하는 트랜지스터 및 그 제조 방법
KR20050122474A (ko) 리세스 게이트를 갖는 트랜지스터의 제조 방법
KR100407999B1 (ko) 반도체 소자의 제조 방법
KR20080001740A (ko) 반도체 소자의 리세스 게이트 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee