KR20080001740A - 반도체 소자의 리세스 게이트 제조 방법 - Google Patents
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Abstract
본 발명은 고집적화에 따른 채널 길이의 감소에 의해 발생하는 단채널효과를 개선하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 리세스가 형성된 반도체 기판을 준비하는 단계; 상기 리세스와 상기 반도체 기판의 표면 상에 제1게이트절연막 및 제1게이트전도막을 차례로 형성하되, 상기 리세스와 상기 반도체 기판 상에 균일한 두께로 형성하는 단계; 상기 제1게이트전도막 및 상기 제1게이트절연막을 선택적으로 식각하되, 상기 리세스의 양측벽에만 잔류시키면서, 상기 리세스의 바닥면 일부를 노출시키는 단계; 상기 제1게이트전도막의 양측벽에 제2게이트절연막을 형성하는 단계; 상기 바닥면의 일부가 노출된 상기 리세스를 매립하도록 제2게이트전도막을 형성하는 단계; 상기 반도체 기판의 전면에 제3게이트절연막을 형성하는 단계; 상기 제3게이트절연막 상에 제3게이트전도막을 형성하는 단계; 및 상기 제3게이트 전도막과 상기 제3게이트절연막을 차례로 식각하여 리세스 게이트를 형성하는 단계를 포함하며, 이에 따라 본 발명은 리세스 게이트의 채널 길이를 증가시켜 고집적화에 따른 단채널효과를 효과적으로 개선할 수 있으며, 추가의 마스크 공정 없이, 폴리실리콘막 증착, 산화, 식각 공정의 추가만으로 구현이 가능하기 때문에, 핀펫(Fin FET)과 같은 3차원 구조의 게이트 공정에 비하여 공정 스텝이 상대적으로 적으므로 제조 원가를 절감하는 효과가 있다.
리세스 게이트, 단채널효과, 채널 길이, 게이트 절연막
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도,
도 2a 내지 도 2j는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 리세스
23 : 제1게이트절연막 24 : 제1게이트전도막
25 : 제2게이트절연막 26 : 제2게이트전도막
27 : 제3게이트절연막 28 : 제3게이트전도막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트 제조 방법에 관한 것이다.
반도체 소자의 트랜지스터 제조에 있어서, 가장 중요한 요소(Parameter)중 하나는 문턱 전압(Threshold Voltage; Vt)이다. 문턱 전압은 게이트 산화막(Gate Oxide)의 두께, 채널 도핑(Channel Doping)농도, 산화막 차지(Oxide Charge) 및 게이트에 사용되는 물질에 의존하는 변수이다. 이러한, 문턱 전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다. 그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 단채널효과(Short Channel Effect; 'SCE')라 할 수 있다.
반도체 소자가 고집적화됨에 따라 나노(㎚)급 소자에서는 속도 향상과 1∼2V의 낮은 동작 전압에서 작동하는 소자를 요구하게 되었고, 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다. 그러나, 문턱 전압은 더 낮아지게 되면 단채널효과(SCE)에 의해 소자를 제어하기가 불가능하게 된다. 또한, 단채널효과(SCE)는 핫 캐리어(Hot Carrier)에 의한 드레인유도누설(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다. 이러한 단채널효과(SCE)를 감소시키기 위해 여러 연구가 진행중이지만, 반도체 소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완상태이다. 현재 연구가 되고 있는 방향은 도핑(Doping) 농도를 조절 하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 단채널효과(SCE)의 해결 방법은 되지 못한다.
현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping)을 통한 SSR(Super Steep Retrogration) 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면경사이온주입(Laterally Abrupt Channel Doping)방법, 큰 각의 경사이온주입(Large Angle Tilt Implant)를 통한 할로 구조(Halo Structure)를 갖는 채널(Channel)을 형성하는 방법 등이 연구되고 있다.
그러나, 게이트 산화막의 두께, 채널 농도를 통한 단채널효과(SCE)의 감소는 근본적인 한계를 가지고 있다. 최근에는 근본적인 한계를 극복하기 위하여 리세스 게이트로 채널 길이를 증가시킬 수 있도록 하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 도면이다. 여기서, 도 1a는 통상의 플래너 게이트(Planar GAte)이고, 도 1b는 리세스 게이트(Recess Gate)이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 절연막(12) 및 게이트 전도막(13)을 증착한 후, 게이트 패터닝(Gate Pattering) 공정을 진행하여 게이트 절연막(12)과 게이트 전도막(13)이 적층된 게이트 라인(Gate line)을 형성한다. 여기서, 게이트 라인(Gate line)의 하부 활성 영역에 채널(Ch1)이 형성된다.
소자의 고집적화에 따른 단채널효과를 개선하기 위해 플래너 게이트보다 채널 길이를 길게 형성하는 위해 리세스 게이트가 제안되었다.
도 1b에 도시된 바와 같이, 반도체 기판(11)의 액티브 영역을 선택적으로 식 각하여 리세스(Recess, R)를 형성한다. 리세스 표면을 따라 게이트 절연막(12)을 증착하고, 게이트 절연막(12) 상에 형성되며 반도체 기판(11) 상부로 돌출된 구조를 가지는 리세스 게이트를 형성한다. 여기서, 리세스(R)의 외부 표면을 따라 채널(Ch2)이 형성된다.
그러나, 고집적화에 따른 채널 길이의 감소에 따라 기존의 리세스 게이트 구조로도 단채널효과를 충분하게 개선시킬 수가 없으므로 새로운 게이트 구조가 요구되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 고집적화에 따른 채널 길이의 감소에 의해 발생하는 단채널효과를 개선하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 리세스가 형성된 반도체 기판을 준비하는 단계, 상기 리세스와 상기 반도체 기판의 표면 상에 제1게이트절연막 및 제1게이트전도막을 차례로 형성하되, 상기 리세스와 상기 반도체 기판 상에 균일한 두께로 형성하는 단계, 상기 제1게이트전도막 및 상기 제1게이트절연막을 선택적으로 식각하되, 상기 리세스의 양측벽에만 잔류시키면서, 상기 리세스의 바닥면 일부를 노출시키는 단계, 상기 제1 게이트전도막의 양측벽에 제2게이트절연막을 형성하는 단계, 상기 바닥면의 일부가 노출된 상기 리세스를 매립하도록 제2게이트전도막을 형성하는 단계, 상기 반도체 기판의 전면에 제3게이트절연막을 형성하는 단계, 상기 제3게이트절연막 상에 제3게이트전도막을 형성하는 단계, 및 상기 제3게이트 전도막과 상기 제3게이트절연막을 차례로 식각하여 리세스 게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2j는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 STI(Shallow Trench Isolation) 공정을 실시하여 활성 영역(Active area)을 정의하고, 활성 영역을 선택적으로 식각하여 리세스(22)를 형성한다. 리세스(22)와 반도체 기판(21) 상에 제1게이트절연막(23)을 형성한다. 제1게이트절연막(23)은 열산화(Thermal Oxidation), 습식 산화(Wet Oxidation) 또는 건식 산화(Dry Oxidation)로 산화시켜 형성한다.
도 2b에 도시된 바와 같이, 제1게이트절연막(23) 상에 제1게이트전도막(24)을 증착한다. 제1게이트전도막(24)은 폴리실리콘막을 화학기상증착(Chemical Vapor Deposition; CVD)으로 증착하여, 리세스(22)와 반도체 기판(21) 상에 균일한 두께 로 형성된다.
NMOS 트랜지스터의 경우 인(Phosphorous)이 도핑된 폴리실리콘막(Doped Poly-Si)을 증착하거나, 언도프드 폴리실리콘막(Undoped Poly-Si)을 증착한 후, 인을 이온 주입하는 방법을 이용할 수 있다.
도 2c에 도시된 바와 같이, 건식 식각(Dry etch)을 실시하여 제1게이트전도막(24)과 제1게이트절연막(23)을 선택적으로 식각한다. 반도체 기판(21) 상의 제1게이트절연막(23)과 제1게이트전도막(24)이 식각되고, 리세스(22) 바닥면의 제1게이트절연막(23)과 제1게이트전도막(24)이 선택적으로 식각되어 리세스(22) 바닥면을 일부 노출시킨다. 따라서, 리세스(22) 내부에는 제1게이트전극(24A)과 제2게이트전극(24B)이 일정 거리 이격되어 형성됨을 알 수 있다.
도 2d에 도시된 바와 같이, 반도체 기판(21)과 제1게이트전극(24A) 및 제2게이트전극(24B) 그리고 리세스(22) 바닥면의 노출된 표면을 따라 제2게이트절연막(25)을 형성한다. 제2게이트절연막(25)은 반도체 기판(21)과 제1게이트전극(24A) 및 제2게이트전극(24B)을 선택적으로 산화(Oxidation)시켜 형성한다.
도 2e에 도시된 바와 같이, 건식 식각을 실시하여 제2게이트절연막(25)을 선택적으로 제거한다. 건식 식각 후, 반도체 기판(21), 제1게이트전극(24A) 및 제2게이트전극(24B) 상의 제2게이트절연막(25)이 선택적으로 식각된다. 따라서, 제1게이트전극(24A) 및 제2게이트전극(24B)의 양측벽 및 바닥부는 제1게이트절연막(23) 및 제2게이트절연막(25)에 의해 감싸는 구조를 가진다.
도 2f에 도시된 바와 같이, 반도체 기판(21)의 전면에 제3게이트전도막(26) 을 증착하여 리세스를 모두 매립한다. 제3게이트전도막(26)은 하부 채널 영역과 동일한 불순물 농도를 가진 폴리실리콘막을 화학기상증착법(CVD)을 통하여 증착한다. 또는, 언도프드 폴리실리콘막을 증착한 후 이온을 주입하여 형성할 수 있다.
도 2g에 도시된 바와 같이, 건식 식각 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 실시하여 제1게이트전극(24A) 및 제2게이트전극(24B)의 표면이 드러나는 타겟으로 제3게이트전도막(26)을 평탄화한다.
도 2h에 도시된 바와 같이, 반도체 기판(21)과 제1게이트전극(24A) 및 제2게이트전극(24B)의 표면을 산화시켜 제3게이트절연막(27)을 형성한다. 한편, 제1게이트절연막(23), 제2게이트절연막(25) 및 제3게이트절연막(27)은 모두 동일한 두께로 형성한다.
도 2i에 도시된 바와 같이, 제3게이트절연막(27) 상에 제3게이트전도막(28)을 증착한다. 제3게이트전도막(28)은 NMOS의 경우 인(P)이 도핑된 폴리실리콘막을 증착하거나, 언도프드 폴리실리콘막을 증착한 후 불순물을 도핑할 수 있다. 도면에 도시하지 않았지만 제3게이트전도막(28) 상에 게이트 금속막 및 게이트 하드마스크를 추가로 증착할 수 있다.
도 2j에 도시된 바와 같이, 제3게이트전도막과 제3게이트절연막을 차례로 패터닝하여 리세스 게이트를 형성한다. 리세스 게이트 하부에 더블유(W) 형태의 리세스 채널을 구현하여 소자의 단채널효과를 개선할 수 있다.
상술한 바와 같이, 더블유(W) 형태의 리세스 채널을 구현하여 채널 길이를 증가시킴으로서, 통상의 리세스 채널에 비해 채널 길이를 증가시켜 고집적 CMOS 소 자에서 발생하는 단채널효과를 효과적으로 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 게이트의 채널 길이를 증가시켜 고집적화에 따른 단채널효과를 효과적으로 개선할 수 있다.
또한, 추가의 마스크 공정 없이, 폴리실리콘막 증착, 산화, 식각 공정의 추가만으로 구현이 가능하기 때문에, 핀펫(Fin FET)과 같은 3차원 구조의 게이트 공정에 비하여 공정 스텝이 상대적으로 적으므로 제조 원가를 절감하는 효과가 있다.
Claims (7)
- 리세스가 형성된 반도체 기판을 준비하는 단계;상기 리세스와 상기 반도체 기판의 표면 상에 제1게이트절연막 및 제1게이트전도막을 차례로 형성하되, 상기 리세스와 상기 반도체 기판 상에 균일한 두께로 형성하는 단계;상기 제1게이트전도막 및 상기 제1게이트절연막을 선택적으로 식각하되, 상기 리세스의 양측벽에만 잔류시키면서, 상기 리세스의 바닥면 일부를 노출시키는 단계;상기 제1게이트전도막의 양측벽에 제2게이트절연막을 형성하는 단계;상기 바닥면의 일부가 노출된 상기 리세스를 매립하도록 제2게이트전도막을 형성하는 단계;상기 반도체 기판의 전면에 제3게이트절연막을 형성하는 단계;상기 제3게이트절연막 상에 제3게이트전도막을 형성하는 단계; 및상기 제3게이트 전도막과 상기 제3게이트절연막을 차례로 식각하여 리세스 게이트를 형성하는 단계를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 제1게이트전도막의 양측벽에 제2게이트절연막을 형성하는 단계는,상기 제1게이트전도막, 상기 반도체 기판 및 상기 리세스 상에 제2게이트절연막을 형성하는 단계; 및상기 반도체 기판, 상기 제1게이트전도막의 상단부 및 상기 리세스 상의 상기 제2게이트절연막을 식각하는 단계를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 제2항에 있어서,상기 식각은,건식 식각으로 진행하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 바닥면의 일부가 노출된 상기 리세스를 매립하도록 제2게이트전도막을 형성하는 단계는,상기 리세스를 포함하는 상기 반도체 기판의 전면에 제2게이트전도막을 형성하는 단계; 및화학적기계적연마를 실시하여 상기 제1게이트전도막이 드러나는 타겟으로 상기 제2게이트전도막을 평탄화하는 단계를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 제1게이트전도막, 상기 제2게이트전도막 및 상기 제3게이트전도막은,도프드 폴리실리콘막을 사용하거나 또는 언도프드 폴리실리콘막을 형성한 후 도펀트를 주입하여 사용하는 반도체 소자의 리세스 게이트 제조 방법.
- 제5항에 있어서,상기 제1게이트전도막, 상기 제2게이트전도막 및 상기 제3게이트전도막은,화학기상증착법으로 형성하는 반도체 소자의 리세스 게이트 제조 방법.
- 제1항에 있어서,상기 제1게이트절연막, 상기 제2게이트절연막 및 상기 제3게이트절연막은,동일한 두께로 형성하는 반도체 소자의 리세스 게이트 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114220846A (zh) * | 2022-02-22 | 2022-03-22 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
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2006
- 2006-06-30 KR KR1020060060058A patent/KR20080001740A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114220846A (zh) * | 2022-02-22 | 2022-03-22 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
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