CN105144389A - 具有背栅的finFET - Google Patents

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Abstract

本发明涉及双栅极finFET(1000)，其包括：至少两个鳍(FIN)，其实现单一的沟道；背栅(BG)，其放置在鳍之间；以及前栅(FG)，其放置在鳍的外侧。此外，本发明还涉及产生双栅极finFET的制造工艺。

Description

具有背栅的finFET
技术领域
本发明涉及微电子的领域。更具体而言，本发明涉及具有两个作用在其沟道上的栅极的finFET。
背景技术
最近，缩减例如集成晶体管的微电子元件的尺寸的趋势已经变得越发难以维持。标准CMOS架构已经达到临界尺寸，在临界尺寸下，之前可以忽略的效应现在限制着进一步缩减尺寸的可能性。
为了克服该缺陷，已经提出了新的晶体管架构。其中之一就是所谓finFET。finFET是这样的晶体管，其包括充当沟道的薄半导体层(鳍)，该薄半导体层在至少两个方向上由栅极包围。最常见的手段包括实现竖直的鳍，并通过邻近该鳍的两个竖直的壁获得栅极。以这种方式，栅极对鳍的作用能够增强，从而能够进一步缩小临界尺寸。
然而，并行于标准单栅极CMOS技术，有益地，几种应用采用了基于两个对晶体管沟道进行控制的栅极的CMOS晶体管。这些应用一般称为双栅极晶体管。双栅极晶体管相比于单栅极晶体管的有益效果中有新增的灵活性、降低了的功耗以及增加了的速度。
然而，因为finFET已经具有放置在沟道的两侧的栅极，所以放置第二栅极是不可能的。事实上，在finFET的两侧中的一侧放置第二栅极需要从该侧去除第一栅极，从而会减小第一栅极对沟道的作用。
发明内容
本发明考虑上述问题而提出，本发明的目标是提供具有双栅极结构的finFET。
本发明可以涉及这样的双栅极finFET，其包括：至少两个鳍，其实现沟道；背栅，其放置在鳍之间；以及前栅，其放置在鳍的外侧。
这提供了下述有益效果：包括两个鳍的沟道能够受到前栅和背栅两者的作用。此外，在鳍之间的背栅的存在提高了鳍的机械稳定性。
在一些实施方案中，前栅可以围绕鳍和背栅。
这提供了下述有益效果：前栅的制造得到简化，因为前栅可以实现为覆盖已经包括鳍和背栅的结构。另外，以此方式，对于前栅可以实现单一的结构，也简化了到前栅的连接。
在一些实施方案中，到背栅的连接可以在不与前栅竖直重叠的区域形成。
这提供了下述有益效果：背栅连接不需要(例如通过过孔)发展穿过前栅。
在一些实施方案中，鳍可以通过自对准工艺产生。
这提供了下述有益效果：鳍的厚度可以在整个晶片上受到精确控制，从而减小了例如由不同厚度导致的阈值电压的变化。另外，这允许鳍具有比通过光刻工艺可以获得的最小特征更小的厚度。
在一些实施方案中，双栅极finFET可以进一步包括用于自对准工艺的至少一个遮罩区域，遮罩区域优选为放置在鳍上方。
这提供了下述有益效果：在实现下方的鳍的时候，遮罩区域可以用作自对准工艺中的掩模。
在一些实施方案中，双栅极finFET可以在优选为SOI晶片的绝缘体上半导体晶片上实现，而背栅在绝缘体下方连接至晶片的体半导体层。
这提供了下述有益效果：对于在晶片上的数个双栅极FinFET，到背栅的连接可以是共有的。
在一些实施方案中，双栅极FinFET可以在半导体晶片上实现，而背栅可以至少从finFET的源极或漏极向外延长至背栅接触部。
这提供了下述有益效果：对于多个双栅极FinFET的每个背栅，可以形成单一的专用连接。
在一些实施方案中，在其中背栅被延长的finFET的源极或漏极中，可以沿着背栅放置鳍。
这提供了下述有益效果：背栅提供了鳍的机械稳定性，同时允许鳍到达源极或漏极，并允许背栅到达背栅接触部，背栅接触部可以在背栅和鳍的纵向延伸方向上放置在源极或漏极之外。
在一些实施方案中，在双栅极finFET的漏极和源极中的至少一个中的鳍之间的空间中，可以包含与鳍相同的材料。
这提供了下述有益效果：如果背栅不需要沿着鳍发展，鳍之间的空间可以保留为具有与用于鳍的半导体材料相同的材料，使得机械稳定性提高，并且到源极或漏极的连接得到简化。
在一些实施方案中，用于前栅的材料、和/或用于背栅的材料、和/或鳍与前栅之间的绝缘材料、和/或鳍与背栅之间的绝缘材料可以在鳍中引入机械应力。
这提供了下述有益效果：应力工程可以有更多的控制参数，以便优化鳍的应力。
此外，本发明可以涉及用于双栅极finFET，尤其是用于根据前述实施方案的双栅极finFET的制造工艺，其包括下列步骤：在半导体层中至少刻蚀开口；在开口内实现背栅；在开口的侧方，在半导体层上实现至少两个遮罩区域；以及在使用遮罩区域的情况下刻蚀半导体层，以便获得finFET的至少两个鳍。
这提供了下述有益效果：通过自对准工艺，可以在背栅的两侧获得鳍。
在一些实施方案中，在使用遮罩区域的情况下刻蚀半导体层以便获得finFET的至少两个鳍的步骤可以是自对准步骤。
这提供了下述有益效果：鳍的厚度可以得到精确控制，并且可以在比通过光刻工艺可以获得的最小特征更小的厚度获得鳍。具体而言，在该工艺下，对鳍的厚度的限定与光刻无关，因此该厚度可以小至几纳米。
在一些实施方案中，该制造工艺可以进一步包括下述步骤：在实现背栅的步骤之前，至少在半导体层中的开口的壁上实现绝缘层。
这提供了下述有益效果：背栅可以与鳍隔离，并且基于遮罩区域的厚度和绝缘层的厚度，鳍的厚度能够得到控制。
在一些实施方案中，在半导体层中刻蚀开口的步骤可以在源极和漏极区域中的至少一个中不进行。
这提供了下述有益效果：通过使鳍之间的空间保留原样，鳍实现了更高的机械稳定性，且在执行了刻蚀的区域中也实现了更高的机械稳定性。
在一些实施方案中，该制造工艺可以进一步包括下述步骤：通过选择用于背栅和/或用于绝缘层的材料来控制鳍的机械应力。
这提供了下述有益效果：应力工程可以有更多的控制参数，以便优化鳍的应力。
附图说明
下文将使用有益实施方案并参考附图来通过示例的方式对本发明进行更具体地描述。所描述的实施方案仅是可能的配置，然而如上所述，在这些可能的配置中，单独的特征可以相互独立地实施或者可以省略。对附图中示出的相同的元件设置有相同的附图标记。可能省略涉及不同附图中示出的相同元件的部分描述。在附图中：
图1A和图1B示意性示出了根据本发明的实施方案的双栅极finFET1000；
图2A和图2B示意性示出了根据本发明的另一实施方案的双栅极finFET1001；
图3A至图3X示意性示出了根据本发明的另一实施方案的产生双栅极finFET1001的可能的制造方法；
图4A和图4B示意性示出了根据本发明的另一实施方案的双栅极finFET2001；
图5A至图5W示意性示出了根据本发明的另一实施方案的产生双栅极finFET2001的可能的制造方法；
图6A和图6B示意性示出了根据本发明的另一实施方案的双栅极finFET3001；
图7A至图7P示意性示出了根据本发明的另一实施方案的产生双栅极finFET3001的可能的制造方法；
图8A和图8B示意性示出了根据本发明的另一实施方案的双栅极finFET4001。
具体实施方式
现在将参考图1A和图1B对根据本发明的实施方案的第一双栅极finFET1000进行描述。
具体而言，图1A示意性示出了双栅极finFET1000的俯视图，而图1B在图1B的左侧部分示意性示出了沿线B-B'得到的双栅极finFET1000的截面，在图1B的右侧部分示意性示出了沿线A-A'和线C-C'中的任一个得到的双栅极finFET1000的截面。此外，为了易于理解，图1A具有开口CUT1，使得在前栅FG下方的层是可见的。应当认识到，在图1A和图1B以及下述的其他图中，仅示出了最相关的层。本领域技术人员应当理解，例如，为了将双栅极finFET1000连接至其他元件，额外的金属连接和/或过孔是必须的。类似地，显然，例如光刻胶的数个层对于各个制造步骤是必须的。另外，显然，最终电路可以包括包围双栅极finFET1000的填充惰性层。这些层对于本领域技术人员而言都是惯用的，而对其进行表示会使得附图变得不清楚并且不易于理解。因此，没有对这些层进行表示，而是关注于最相关的层和工艺步骤。
如同从图1A和图1B可见的，双栅极finFET1000包括两个鳍FIN以及放置在鳍的外面的前栅FG。鳍一起作为双栅极finFET1000的沟道。由于存在两个鳍，所以能够在两个鳍之间插入背栅BG。因此，本发明实现了具有双栅极结构的finFET。这里，术语“鳍的外面”、“鳍的外侧”等旨在表示由两个鳍限定的沟道结构的外面或外侧，而非每个单个的鳍的外面(即每个鳍的周界)。另外，尽管示出的是前栅FG围绕鳍和放置在鳍之间的背栅，但是本发明不限于此。可选地，背栅可以仅以其竖直的壁而存在，而没有顶部的水平连接部分。
在图1A和图1B的特定实施方案中，前栅FG通过绝缘层INS而与鳍FIN中的每个分开。在两个鳍FIN之间，背栅BG也通过绝缘层INS而与两个鳍FIN分开，该绝缘层可以与在前栅FG与鳍FIN之间的绝缘层INS或者通过氧化工艺得到的标准的栅极氧化层具有相同的特性。由于该构造，鳍同时受到两个栅极(即，前栅FG和背栅BG)的作用。
关于双栅极finFET1000的两个栅极的连接，对于本领域技术人员是清楚的是，可以实施包括过孔、金属连接等的任意组合的数种手段。在当前的特定实施方案中，可以从前栅FG的周边(即，其上方或侧方)接入前栅FG。另一方面，因为背栅BG位于在前栅FG下方，至背栅的连接是以不同的方式实现的。在图1A和图1B的特定实施方案中，背栅BG连接至绝缘体上半导体(semiconductoroninsulator)衬底的体半导体层BLK，所述绝缘体上半导体衬底包括体半导体层BLK、绝缘层BOX和实现鳍FIN的另一半导体层。由于使用了这种方式，所以可以在体半导体层BLK未被前栅FG覆盖的任意点通过体半导体层BLK形成到背栅的连接。即，到背栅BG的连接是在不与前栅FG竖直重叠的区域形成的。可选地，或附加地，前栅FG可以具有开口(例如在其上部)，以便能够接触下方的背栅BG。另外可选地，或附加地，前栅可以仅位于鳍的侧方，即，参考图1B，前栅可以仅包括两个竖直的壁，而没有覆盖鳍FIN和背栅BG的水平部分，从而允许竖直接至下方的背栅BG。
关于到双栅极finFET1000的源极和漏极的连接，如同在沿线A-A'和线C-C'得到的截面中可见到的那样的，在前栅FG区域的限制下，两个鳍FIN结合在一起以形成漏极或源极区域D/S。这里，可以实现金属接触部(未显示)以用于连接至其他元件。
由于这种方式，可以实现具有例如沿线A-A'的源极和沿线C-C'的漏极的双栅极finFET1001。源极和漏极通过沿线B-B'的包括前栅FG和背栅BG的栅极分开，其中前栅和背栅都影响双栅极finFET1001的沟道的连通和关断。
尽管在当前的实施方案以及本说明书的其他实施方案中，两个鳍FIN示出为对称的，但是本发明不限于此，并且鳍可以以不同的尺寸实现。另外，尽管在该实施方案和本发明的其他实施方案中，前栅和背栅与鳍相距大致相同的距离，但是本发明不限于此。例如，如果前栅具有较大的面对鳍的表面积，并且如果技术人员意图使鳍对前栅FG的反应类似于对背栅BG的反应，则将鳍FIN与背栅BG分开的绝缘层可以制作地更薄，以便对背栅BG的面对鳍的减小的面积进行补偿。另外，尽管该实施方案以及本发明的其他实施方案示出为存在两个鳍FIN，但是本发明不限于此。可选地，或附加地，在需要时，可以以梳状结构实现多于两个的鳍，在该梳状结构中，顺序重复FIN、BG、FIN、FG、FIN、BG、FIN、FG等的序列。在该情况下，例如，可以从该结构的顶部实现到前栅FG的连接，同时可以从该结构的底部实现到背栅BG的连接。
图2A和图2B示意性示出了根据本发明的另一实施方案的双栅极finFET1001。具体而言，以类似于图1A和图1B的方式，图2A示出了双栅极finFET1001的俯视图，而图2B示出了沿线B-B'以及沿线A-A'和线C-C'中的任一个得到的双栅极finFET1001的两个截面图。
如同从图2B的右侧部分可见的，双栅极finFET1001的源极和漏极区域大致上对应于双栅极finFET1000的源极和漏极区域，其中源极/漏极S/D已由附图标记1034表示，并且其中BOX层和BLK层已经分别由附图标记1020和1010表示。
另一方面，双栅极finFET1001的栅极区域由于存在额外要素而不同于双栅极finFET1000的栅极区域。具体而言，在双栅极finFET1001的制造工艺过程中，所示出的额外要素实现了鳍1033的自对准。即，由于绝缘层1301和自对准层1601，鳍的宽度W1可以得到精确控制，如参考图3A-图3X进行的如下描述。
图3A-图3X示出了图2A和图2B的双栅极finFET1001的示例性制造方法。应当注意，这只是数个可能的制造方法中的一个，而且在半导体技术领域内的技术人员的一般实践范围内，技术人员将认识到为了适应不同的设计需求而可以如何改变制造方法。
以类似于图2B的方式，图3A-图3X包括左侧列和右侧列，左侧列示出沿截线B-B'的双栅极finFET1001截面图，右侧列示出了对应于双栅极finFET1001沿着线A-A'或线C-C'的截面图。当在图3A-图3X的任一图中仅示出左侧列或右侧列中的一个时，其旨在表示在相应的制造步骤中没有对缺失的列进行处理。如何可以通过标准半导体技术(例如，通过光刻技术进行遮罩)来防止晶片的一个区域受到处理对于本领域技术人员而言是清楚的。
图3A示出了制造工艺的起点，其中提供了绝缘体上半导体晶片。例如，半导体绝缘体可以是SOI晶片，该SOI晶片包括体半导体层1010(例如硅)、绝缘层1020(例如氧化硅)以及半导体层1030(例如硅)。在图3B所示的沉积步骤中，遮罩层1100沉积在包括层1010-1030的晶片的顶部。遮罩层1100可以是例如氮化硅，但是也可以采用任何合适的能够用于实现掩模的层，所述掩模用于随后的背栅1401的实现。在图3C中，对遮罩层1100进行刻蚀步骤，刻蚀步骤导致开口1102产生，从而使得层1100变为经处理的遮罩层1101。开口1102的实现可以通过标准光刻和刻蚀技术来获得。在图3D所示的沉积步骤，沉积绝缘层1200。绝缘层1200可以是例如氧化硅。然而，可以采用任何提供电绝缘的材料。在图3E所示的步骤中，例如通过化学机械抛光(下文中称为CMP)减薄绝缘层1200，从而在开口1102中留下绝缘区域1201。在接下来的如图3F所示的沉积步骤中，在晶片的顶部沉积保护层1300。保护层1300可以是例如氮化硅，但是也可以采用可以在对栅极区域进行进一步处理的过程中保护源极和漏极区域的任何层。
在接下来的如图3G-图3O所示的制造步骤中，仅展示了左侧列，其示出双栅极finFET1001的栅极区域的制造。在这些步骤中右侧列未受处理，或者这些工艺使得，通过使用类似掩模的光刻步骤，至少层1010、1020和1030的结构没有相对于图3F有所改变。
在如图3G所示的层移除步骤中，从至少与双栅极finFET1001的栅极区域相对应的区域移除保护层1300。在如图3H所示的绝缘层移除步骤中，从开口1102移除绝缘层1201。由于该开口，在如图3I所示的步骤中，可以实现对晶片的进一步刻蚀，以便实现开口1032，从而使得层1030变为经处理的层1031。在接下来的如图3J所示的刻蚀步骤中，开口1032延伸到层1020中，以便实现经处理的层1021和开口1022。在如图3K所示的氧化步骤中，在开口1022内生长氧化层1300。这可以通过例如热氧化来实现。可选地，或附加地，可以改为采用在开口1022的侧壁上实现绝缘层的任何工艺。材料1300可以是例如氧化硅。在如图3L所示的移除步骤中，以各向异性的方式移除绝缘层1300的底部部分，从而产生经处理的绝缘层1301。作为各向异性刻蚀的替换，或附加地，可以采用使开口1022面临(face)层1011的任何处理。具体而言，如同在图3K和图3L中可见的，有益地，氧化使开口1022凹陷进入到层1010中，从而产生经处理的层1011，使得当移除绝缘层1300的底部部分时，经处理的层1011通过开口1022而暴露。
由于上述步骤，实现了开口1022，使得开口具有设置了经处理的绝缘层1301的竖直的壁，并且开口1022接入到经处理的层1311。换言之，能够实现背栅1401实现所在的开口，使得背栅与层1031隔离但是与层1011接触。
在如图3M所示的背栅材料沉积步骤中，沉积背栅材料1400。背栅材料1400可以是例如掺杂的多晶硅。可选地或附加地，可以换为采用导电性足以充当栅极的任何材料。另外，可选地或附加地，可以使用当在层1011上生长时产生应力材料的材料，以便控制背栅1401的物理和电学特性。在接下来的如图3N所示的刻蚀步骤中，刻蚀背栅材料1400，以便实现背栅1401。在接下来的沉积步骤中，沉积绝缘材料1500。绝缘材料1500可以是例如氧化硅。在如图3P所示的CMP步骤中，使绝缘材料1500与层1101的水平相平，从而产生绝缘层1501。附加地，在如图3P所示的工艺步骤中，在图3P的右侧，保护层1300(例如，氮化层)仍然存在于漏极/源极区域上。
从图3P中进行的CMP步骤开始，再次同时对双栅极finFET1000的漏极/源极以及栅极区域进行处理。在如图3Q所示的刻蚀步骤中，移除经处理的遮罩层1101和保护层1300，而在接下来的如图3R所示的沉积步骤中，沉积另外的遮罩层1600。具体而言，在图3R中实现共形沉积(conformdeposition)。如同可见的，由于区域1501和1201的存在，在这些区域上的遮罩层1600更高。遮罩层1600可以是例如氮化硅。可选地，或附加地，可以换为使用可以图案化并且可以进行接下来鳍1033的实现的任何层。
在如图3S所示的“隔挡区刻蚀工艺(thespaceretchprocess)”中，将遮罩层1600图案化，从而留下一个或多个遮罩区域1601。例如，在对层1600进行的各向异性刻蚀中，将持续时间优化为使得当氮化物从平坦表面刻蚀掉时刻蚀停止。由于层1600在区域1501的两侧更厚，因此留下了隔挡区1601。在接下来的刻蚀步骤中，区域1601与在双栅极finFET1001的前栅部分中的区域1501一起充当用于对下方的层1031的刻蚀的硬掩模。类似地，如图3S的右侧部分所示，遮罩区域1601与区域1201一起充当用于双栅极finFET1001源极和漏极部分的刻蚀掩模。应当注意，源极/漏极区域中的遮罩区域1601的宽度不必与栅极区域中的宽度相同。在如图3T所示的刻蚀步骤中，对在图3T的左侧部分的经处理的层1031和在图3T的右侧部分的层1030进行刻蚀，分别产生鳍1033和源极/漏极1034。该工艺是尤其有益的，因为其允许通过遮罩区域1601的宽度来精确控制鳍1033的厚度和源极/漏极1034的厚度。特别地，鳍1033的厚度可以小于所采用的半导体制造工艺的最小图案化分辨率。即，即使将遮罩区域1501图案化至小到制造工艺的最小分辨率，由于“隔挡区刻蚀工艺”，鳍1033仍然可以小于区域1501。例如，如果经处理的绝缘层1301是热生长的，其厚度可以得到非常精确的控制，并且特别地，其可以通过小于遮罩区域1601的宽度的厚度生长。从而，鳍1033将具有对应于区域1601的宽度与经处理的绝缘区域1301的厚度的差的横向宽度。这是有益的，因为这允许将鳍的厚度设定为比能够图案化的最小特征更小的值。对于本领域技术人员而言是显然的是，尽管在目前示出的制造工艺中实现两个鳍1033，但是以对应的方式，可以对该工艺进行改变从而实现任意给定数量的鳍。
在如图3U所示的栅极绝缘体生长步骤中，沉积栅极绝缘层1700。尽管绝缘层1700示出为覆盖整个结构，但这不是必须的，而且其可以改成沉积为仅覆盖鳍1033的暴露的横向的壁。这里，栅极绝缘层1700可以是例如氧化硅，然而，本发明不限于此，并且可以改为使用任何绝缘层。有益地，因为将鳍1033与前栅1801分开的绝缘层1700是在与绝缘层1300的沉积不同的步骤中沉积的，所以两个绝缘层1300和1700可以具有不同的特性或材料。图3V示出了包括沉积前栅材料1800的沉积步骤。在如图3W所示的最终图案化步骤中，图案化前栅材料1800，以便产生前栅1801。尽管这里将最终栅极1801表示为具有U形形状，但是本发明不限于此。例如，在双栅极finFET1001的栅极区域的至少部分中，前栅可以缺少顶部水平部分或者其至少部分顶部水平部分，从而允许竖直连接到背栅1401。图3X示出了在移除了非必需的层(例如双栅极finFET1001的源极和漏极区域中的绝缘层1201和区域1601)而留下为接下来的连接而暴露的源极和漏极接触部1034之后的最终形成的双栅极finFET1001。在该工艺步骤中，可以对在FG的左侧和右侧的S/D区域(见图1A和图2A)进行高掺杂注入。
对于本领域技术人员而言清楚的是，上述工艺可以根据可用的半导体技术工艺和新的发展而改变。具体而言，为了获得根据本发明的双栅极finFET1001，可以采用产生具有面对两个鳍的中间背栅以及在鳍的其他侧的前栅的双栅极finFET的任何工艺。
尽管在图2A中将层1601和层1501示出为在水平方向上具有与前栅1801的栅极横向尺寸相对应的横向尺寸，但是本发明不限于此。可选地，或附加地，层1601和层1501可以在图2A的水平方向上具有略小于或大于前栅1801的长度的横向尺寸。这可能是由于，如果使用了两次光刻步骤的话，光刻会引入微小的未对准。
因此，本发明允许鳍的自对准工艺，使得在需要时，鳍可以具有相同的厚度。无论如何，这确保了不同的双栅极finFET的对应的鳍具有对应的厚度，从而减小了阈值电压变化。此外，因为用作鳍的基础的半导体层在工艺起始时是厚半导体层而在制造期间减薄，所以鳍的机械性能得到提高，并且鳍的高度也得到提高。这对于给定的finFET针脚可以给出更高的电流容量。例如，具有大于50nm的高度、小于10nm的厚度以及大于500nm的长度的标准finFET可能在机械上是不稳定的。相比之下，在本发明中，由于上述制造方法，鳍是从更大块的半导体切出的并且具有其他层的机械支撑，因此机械稳定性得到增加。此外，由于背栅的存在，对于双栅极finFET能够具有多个阈值电压。这不同于标准的单栅极finFET，在标准的单栅极finFET中，为了实现对于晶体管的不同的阈值电压，对于单栅极必须实现复杂的材料或几何形状。此外，通过适当地选择背栅材料和/或背栅介电性和/或前栅材料，在鳍中能够引入机械应力。以类似的方式，可以从前栅侧引入应力。所引入的应力可以用于例如增加finFET的驱动电流。然而，不同于标准的finFET，由于两个栅极的存在，影响应力的变量增多，从而能够获得更多的配置，因此得到更高的灵活性。
现在将参考图4A和图4B对根据本发明的另一实施方案的双栅极finFET2001进行描述。
概括而言，双栅极finFET2001因为使用了标准半导体晶片，而不是如同双栅极finFET1001的情况那样使用绝缘体上半导体晶片，从而不同于双栅极finFET1001，因此不能在晶片的绝缘层下面通过体半导体连接至背栅。
具体而言，图4A和图4B以类似于图2A和图2B的方式示意性示出了双栅极finFET2001的俯视图和两个截面图。具体而言，图4B在左侧示出沿截线B-B'得到的截面图而在右侧示出沿截线D-D'得到的截面图。尽管未示出，但是对于本领域技术人员而言是清楚的是，对应于双栅极finFET的源极/漏极的沿线A-A'或线C-C'得到的截面图大致上对应于图2B的沿线A-A'或线C-C'的截面图，其中背栅和鳍如同图4A的左侧部分进行配置。换言之，在finFET2001的源极/漏极区域中，相比于finFET1001的源极漏极区域，只有背栅和鳍的配置改变了。由于已经在图4A的左侧部分示出了背栅和鳍的结构，为了简化附图和易于理解，将不对其进行重复。可选地，或附加地，可以以基于图2A的线A-A'的截面图的方式实现沿截线A-A'的鳍的配置。换言之，不在该区域具有两个分开的鳍2013，由于背栅1401不需要延伸到栅极的左侧(因为到背栅的接触部2903在前栅1801的右侧)，鳍2013可以并入到更厚的半导体结构中，例如双栅极finFET1001的结构1034。
此外，图4B示出了四条线INT，其表示两个进行不同掺杂的区域之间的界面。即，线INT上面的半导体与下面的半导体进行不同掺杂。例如，对于NMOS，线INT上面的半导体可以保持为未掺杂的，而线INT下面的半导体可以是p型掺杂的。这类似于也使用阱的体CMOS工艺。掺杂步骤的实现可以在图5A的半导体结构中实现。
如同从图4A和图4B可见的，到背栅1401的连接部2903可以挨着沿线C-C'显示的源极/漏极区域形成。具体而言，通过使背栅1401在前栅1801的两侧中的至少一侧延伸，可以通过背栅接触部2903形成到背栅的连接。尽管在图4A所示的实施方案中，到源极和漏极的连接公开为沿着线A-A’和线C-C'，使得源极和漏极紧挨着沿着线B-B'的栅极区域连接，并且使得在源极/漏极中的一个沿着区域C-C’实现接触之后，背栅沿着线D-D’连接，但是本发明不限于此。可选地，或附加地，背栅可以在前栅1801的两侧都进行连接。可选地，或附加地，可以在前栅与源极/漏极区域中的一个之间形成到背栅的连接。例如，线C-C'和线D-D'的位置可以互换。
图5A至图5W示意性示出了根据本发明的另一实施方案的用于获得图4A-图4B的双栅极finFET2001的可能的制造方法中的一个。
如同从图5A可见的，制作工艺以半导体衬底2010开始。该半导体材料可以是例如硅。然而，可以换为采用例如SiGe的任何半导体衬底。在图5B所示的沉积步骤中，遮罩层1100沉积在衬底2010上。在图5C中，对遮罩层1100进行刻蚀步骤，该刻蚀步骤导致开口1102的产生，从而使得遮罩层1100变为经处理的遮罩层1101。开口1102的实现可以通过标准光刻和刻蚀技术来获得。由于该开口，在如图5D所示的步骤中，可以实现对晶片的进一步刻蚀，以便实现开口2012，从而使得衬底2010变为经处理的衬底2011。在如图5E所示的氧化步骤中，在开口2012内生长氧化层2300。这可以以与图3K所示的步骤类似的方式实现，并且材料2300可以类似于材料1300。这里，不同于双栅极finFET1011，层2300的底部部分没有被移除，从而使背栅1401与下方的经处理的衬底2011隔离。
在如图5F所示的背栅材料沉积步骤中，沉积背栅材料1400，而在接下来的如图5G所示的刻蚀步骤中，刻蚀背栅材料1400以实现背栅1401。在接下来的如图5H所示的沉积步骤中，沉积绝缘材料1500，而在如图5I所示的CMP步骤中，使绝缘材料1500与层1101的水平相平齐，从而形成绝缘区域1501。在如图5J所示的刻蚀步骤中，移除经处理的遮罩层1101，而在接下来的如图5K所示的沉积步骤中，沉积另外的遮罩层1600。
在如图5L所示的“隔挡区刻蚀工艺”中，刻蚀遮罩层1600从而留下遮罩区域1601。在接下来的刻蚀步骤中，区域1601与区域1501一起充当用于对下方的层2011进行刻蚀的硬掩模。在如图5M所示的刻蚀步骤中，刻蚀经处理的层2011，形成鳍2013。该工艺带来与参考图3T描述的对应工艺相同的益处。
在如图5N所示的两个绝缘体生长步骤过程中，沉积绝缘层2600和栅极绝缘层2700。绝缘层2600得到沉积，然后进行刻蚀回至如图5N所示的深度。该绝缘层2600类似于在体CMOS工艺中已知的STI工艺中的绝缘层。在一些实施方案中，如果鳍的高度增加，该层的厚度可以形成得更厚。绝缘层2600避免了在前栅处于Vdd时的前栅的沟道或漏电流。为了加强该效果，在一些实施方案中，可以在层2600下面植入沟道阻挡层。绝缘层2700的材料和生长特性大致上对应于绝缘层1700的材料和生长特性，并且可以是例如高k电介质。图5O示出了包括沉积前栅材料1800的沉积步骤，而图5P示出了将前栅材料1800图案化以便产生前栅1801。从该步骤开始，仅在背栅接触区域上进行处理，因为栅极区域现在已经完成。
在接下来的如图5Q-图5R所示的一系列刻蚀步骤中，对层2700、层1601和层1501进行刻蚀。在该处理步骤，技术人员可以对在FG外侧的S/D区域进行注入。层2502作为对层1501进行部分刻蚀的结果得到保留。以此方式，暴露出鳍2013。此时，在沿截线A-A'和线C-C'的源极/漏极区域中，可以以常规方式形成到鳍的接触部。另一方面，在沿着截线D-D'的背栅接触区域工艺继续。具体而言，在如图5S所示的刻蚀步骤中，将鳍2013刻蚀为鳍2014。在接下来的系列步骤中，如图5T-图5V所示，通过首先沉积绝缘层2900、将绝缘层2900和1502图案化出开口2902并且以导电材料2903填充开口2902，实现背栅接触部2903。以此方式，通过背栅接触部2903而实现了至背栅1401的接入，而没有使用绝缘体上半导体晶片(例如双栅极finFET1001的情况)。
图5W示出了源极和漏极区域中的接触部的可能的实施方式。如图从图5W可见的，可以在图4A的沿线A-A'和线C-C'的区域中实现接触部2904(在图4A中未示出)。接触部2904的实现大致上类似于接触部2903的实现，除了没有如同接触部2903的情况那样对鳍2013进行刻蚀，以便使鳍可以连接至接触部2904。
现在将参考图6A和图6B对根据本发明的另一实施方案的双栅极finFET3001进行描述。
概括而言，双栅极finFET3001不同于双栅极finFET1001的原因在于，事实上在背栅上方(通过背栅接触部3903)和背栅下方(通过体半导体层1010)都能够实现至背栅1401的接触。从而，因为背栅1401从源极或漏极区域中的至少一个向外延长至实现背栅接触部3903处，至少在所述延长进行所沿的侧面，鳍1033是分开的，这不同于双栅极finFET1001，双栅极finFET1001中鳍能够在前栅1801的两侧都合并为单一的源极/漏极结构1034。
换言之，双栅极finFET3001以与双栅极finFET1001类似的方式，在绝缘体上半导体晶片上实现，但是还以与双栅极finFET2001的类似的方式，具有到背栅1401的顶部接触部3903。
图7A至图7P示意性示出了根据本发明的另一实施方案的获得图6A-图6B的双栅极finFET3001的可能的制造方法中的一个。
如同从图7A可见的，制造工艺以绝缘体上半导体衬底开始，该衬底包括半导体层1030、绝缘层1020和体半导体层1010。如图所示，除了下述情形外，图7B-图7D所示的步骤对应于已经参考图3B、图3C和图3I示出和描述的步骤，即在前栅区域(在图左侧部分示出)和背栅接触区域(在图右侧部分示出)以及至少源极/漏极区域(背栅1401穿过其延长)进行该工艺，通过该工艺，背栅1401得到延长。在如图7E所示的氧化步骤中，在开口1032内生长氧化层3300。这可以以与图3K所示的步骤类似的方式实现，并且材料3300可以类似于材料1300。这里，示出为没有将层3300的底部部分移除，但是本发明不限于此，并且可以以与在图3L中进行的工艺类似的工艺来移除层3300的底部部分。图7F示出了在实现背栅1401和背栅上面的绝缘区域1501之后得到的结构。这是通过参考图5F-图5I描述的步骤的获得的。此外，如同参考图5J-图5L所进行的描述，移除经处理的遮罩层1101，并且在接下来的沉积步骤中，进行了“隔挡区刻蚀工艺”。刻蚀遮罩层1600，从而留下遮罩区域1601。在接下来的刻蚀步骤中，区域1601与区域1501一起充当用于对下方的层1030进行刻蚀的硬掩模。图7G示出了这些工艺的结果。
在图7H所示的刻蚀步骤中，至少在沿截线B-B'的前栅区域以及沿截线D-D'的背栅接触区域刻蚀经处理的层1030，而产生鳍1033。该刻蚀工艺带来与对应的参考图3T所描述的工艺相同的自对准的益处。参考图6A，在沿着截线A-A'和截线C-C'的源极/漏极区域中也存在鳍。然而，本发明不限于此。可选地，或附加地，可以以与图2A和图2B的沿截线A-A'的源极/漏极区域类似的方式实现沿截线A-A'的源极/漏极区域。即，因为不需要在该区域内延长背栅1401，所以可以以更厚的结构1034替代鳍，在所述更厚的结构中，鳍之间的空间由与鳍相同的材料占据。
在如图7I所示的绝缘体生长步骤中，沉积栅极绝缘层1700。尽管已经将其示出为在前栅区域以及背栅接触区域两者中进行，但是本发明不限于此，而可以仅在前栅区域沉积栅极绝缘层。然后，以与参考图3V和图3W描述的方式类似的方式，仅在前栅区域继续该工艺以便实现前栅1801。图7J示出了得到的前栅区域。
在图7K-图7M中，刻蚀栅极绝缘层1700以及遮罩区域1601。这形成了到鳍1033的接入，同时背栅1401被绝缘层1502(来自对于层1501的刻蚀)和层3300包围。尽管未示出，但是对于本领域技术人员而言是清楚的是，这允许在沿截线A-A'和截线C-C'的源极/漏极区域内实现适当的接触部。在该工艺步骤，能够对在FG外侧的S/D区域进行注入。
如图7M所示，在背栅接触区域中，该工艺进一步继续以刻蚀鳍1300，并且如图7N所示，沉积绝缘层3900(例如氧化硅)。然后，在绝缘层3900和1021中刻蚀适当的开口，并且在开口中沉积接触部3903(其例如由多晶硅制备)。如同从图7O可见的，这使背栅接触部3903能够通过切割穿过绝缘层1021而接触背栅1401以及体半导体材料1010。
图7P示出了源极和漏极区域中的接触部的可能的实施方式。如同从图7P可见的，在沿图6A的线A-A'和线C-C'的区域中可以实现接触部3904(在图6A中未示出)。除了下述情形外，接触部3904的实现大致上类似于接触部3903的实现，即没有如同接触部3903的情况那样对鳍1033进行刻蚀，从而鳍1033可以连接至接触部3904。
现在将参考图8A和图8B描述根据本发明的另一实施方案的双栅极finFET4001。
如图所示，双栅极finFET4001不同于双栅极finFET3001之处在于，到背栅的接触部3903替换为接触部2903，如同双栅极finFET2001的情况。
在上述实施方案中，可互换地使用了术语“沉积”、“生长”和“实现”。本领域技术人员应当清楚清楚，可以以最适当的方式获得不同的层。仅作为示例，对栅极绝缘层进行热生长可以是有益的，从而精确控制其厚度，其他的绝缘层的沉积对于实现更快的处理速度可能是有益的。
类似地，术语刻蚀并不指定为不同的刻蚀技术，技术人员可以根据每个刻蚀步骤的特定需求而选择例如湿法或干法刻蚀、以及各向同性或各向异性的刻蚀。
另外，尽管已经示出了数种制造方法，对于本领域技术人员而言清楚的是，另外的制造方法可以产生与上述双栅极finFET相同或等同的双栅极finFET。

Claims (15)

1.一种双栅极finFET(1000)，包括：
至少两个鳍(FIN)，其实现沟道；
背栅(BG)，其放置在鳍之间；以及
前栅(FG)，其放置在鳍的外侧。
2.根据权利要求1所述的双栅极finFET，其中，前栅围绕鳍和背栅。
3.根据前述权利要求中的任一项所述的双栅极finFET，其中，到背栅的连接是在不与前栅竖直重叠的区域形成的。
4.根据前述权利要求中的任一项所述的双栅极finFET，其中鳍是通过自对准工艺产生的。
5.根据权利要求4所述的双栅极finFET，进一步包括用于自对准工艺的至少一个遮罩区域(1601)，所述遮罩区域优选为位于鳍的上方。
6.根据前述权利要求中的任一项所述的双栅极finFET，其中，双栅极finFET(1001)在优选为SOI晶片的绝缘体上半导体晶片上实现，而背栅在绝缘体的下方连接至的晶片的体半导体层(BLK)。
7.根据权利要求1至5中的任一项所述的双栅极finFET，其中，双栅极finFET(2001)在半导体晶片上实现，而背栅(1401)至少从finFET的源极或漏极向外延长至背栅接触部(2903)。
8.根据权利要求7所述的双栅极finFET，其中，在其中背栅得到延长的finFET的源极或漏极中，沿着背栅放置鳍。
9.根据前述权利要求中的任一项所述的双栅极finFET(1001)，其中，在双栅极finFET的漏极和源极中的至少一个中的鳍(1034)之间的空间中包含与鳍相同的材料。
10.根据前述权利要求中的任一项所述的双栅极finFET，其中，用于前栅的材料(1800)、和/或用于背栅的材料(1400)、和/或鳍与前栅之间的绝缘材料(1700)、和/或鳍与背栅之间的绝缘材料(1301、2300、3300)在鳍中引入了机械应力。
11.一种用于双栅极finFET的，尤其是根据任一前述权利要求的双栅极finFET的双栅极finFET的制造工艺，包括下列步骤：
在半导体层(1030)中至少刻蚀开口(1032)；
在开口内实现背栅(1401)；
在开口的侧方，在半导体层上实现至少两个遮罩区域(1601)；以及
在使用遮罩区域的情况下刻蚀半导体层，以便获得finFET的至少两个鳍(1033)。
12.根据权利要求11所述的制造工艺，其中，在使用遮罩区域的情况下刻蚀半导体层以便获得finFET的至少两个鳍的步骤是自对准步骤。
13.根据权利要求11或12中的任一项所述的制造工艺，进一步包括下述步骤：在实现背栅的步骤之前，至少在半导体层中的开口(1032)的壁上实现绝缘层(1301、2300、3300)。
14.根据权利要求11至13中的任一项所述的制造工艺，其中，在半导体层中刻蚀开口的步骤在源极和漏极区域中的至少一个中不进行。
15.根据权利要求12至14中的任一项所述的制造工艺，进一步包括下述步骤：通过选择用于背栅和/或用于绝缘层的材料来控制鳍的机械应力。
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