CN103985755A - 半导体设置及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体设置及其制造方法。一示例设置可以包括：衬底；在衬底上形成的背栅；在背栅的两侧形成的鳍；以及夹于背栅与各鳍之间的背栅介质层，其中，背栅位于其相对两侧的端部相对于端部之间的中部凹入，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。

Description

半导体设置及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种包括鳍(fin)结构的半导体设置及其制造方法。
背景技术
为了应对半导体器件的不断小型化所带来的挑战，如短沟道效应等，已经提出了多种高性能器件，例如UTBB(超薄埋入氧化物和本体)器件和FinFET(鳍式场效应晶体管)等。
UTBB器件利用ET-SOI(极薄-绝缘体上半导体)衬底。由于SOI衬底中埋入氧化物(BOX)的存在，可以抑制短沟道效应。另外，可以SOI衬底背侧设置背栅电极，来控制器件的阈值电压，从而可以有效降低器件的功耗(例如，通过在器件截止时提升阈值电压，从而降低漏电流)。但是，ET-SOI的成本极高，且存在自加热问题。而且，随着器件的不断小型化，ET-SOI越来越难以制造。
FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。但是，FinFET并不能有效地控制其阈值电压。而且，随着器件的不断小型化，鳍越来越薄，从而容易在制造过程中坍塌。
发明内容
本公开的目的至少部分地在于提供一种半导体设置及其制造方法。
根据本公开的一个方面，提供了一种半导体设置，包括：衬底；在衬底上形成的背栅；在背栅的两侧形成的鳍；以及夹于背栅与各鳍之间的背栅介质层，其中，背栅位于其相对两侧的端部相对于端部之间的中部凹入，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。
根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在衬底中形成背栅槽；在背栅槽的侧壁上形成背栅介质层；向背栅槽中填充导电材料，形成背栅；对衬底进行构图，以形成与背栅介质层邻接的鳍；以及对背栅进行构图，使背栅位于其相对两侧的端部相对于端部之间的中部凹入，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。
根据本发明的示例性实施例，两个鳍之间夹有背栅，从而整体上构成一种三明治鳍(sandwich Fin，或者简称为sFin)。以这种sFin为基础，可以制作多种器件，例如三明治鳍式场效应晶体管(sFinFET)。在这样的基于sFin的器件中，一方面，可以通过背栅，有效地控制器件的阈值电压。另一方面，背栅可以充当鳍的支撑结构，有助于改善结构的可靠性。
另外，背栅可以构图为位于其相对两侧的端部相对于端部之间的中部凹入(例如呈现“凸”形)，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。这样的构造在诸如sFinFET这样的器件中特别有利，例如可以减小源/漏与背栅之间的电容。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)是示出了根据本公开一个实施例的半导体设置的透视图，图1(b)是示出了图1(a)所示的半导体设置沿A-A′线切开后的透视图；
图2是示出了根据本公开另一实施例的半导体设置的透视图；
图3是示出了图2所示的半导体设置沿A-A′线切开后的透视图；
图4-25是示出了根据本公开另一实施例的制造半导体设置的流程中多个阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体设置。该半导体设置可以包括在衬底如体半导体衬底上形成的三明治鳍(sFin)结构。例如，该sFin结构包括两个鳍以及夹于这两个鳍之间的背栅。鳍与背栅之间通过背栅介质隔开，从而可以通过向背栅施加偏置，来对鳍加以控制。根据一示例，鳍可以通过对衬底进行构图从而由衬底的一部分来形成。备选地，鳍可以通过对衬底上生长的外延层进行构图来形成。
根据本公开的实施例，sFin中的背栅可以呈现这样的形式：位于其相对两侧的端部相对于端部之间的中部凹入(例如，呈现“凸”形)，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。背栅可以与衬底电接触。这样，可以通过衬底，来向背栅施加偏置。为了改善偏置施加效率，衬底中可以形成有阱区，从而背栅与阱区电接触。可以通过到达阱区的电接触部，来向背栅施加偏置。另外，为了进一步降低背栅与阱区之间的接触电阻，在阱区中与背栅相对应的位置处可以形成有接触区。这种接触区的掺杂浓度可以高于阱区中其余部分的掺杂浓度。背栅端部的厚度优选大于零(尽管可以基本上为零，从而事实上这种“端部”并不存在)，从而有助于背栅与衬底(特别是其中的阱区)的电接触。
根据本公开的实施例，可以sFin为基础，来形成多种半导体器件，例如sFinFET。尽管sFin中包括了背栅，但是sFin整体上可以呈现鳍状，从而现有的各种FinFET制造工艺和制造设备仍然可适用于制造sFinFET。因此，可以应用本公开的技术，而无需重新开发另外的制造工艺和制造设备。
这种sFinFET例如可以包括在衬底上形成的、与sFin相交的栅堆叠。为了电隔离栅堆叠与衬底，sFinFET可以包括在衬底上形成的隔离层，这种隔离层露出sFin中鳍的一部分(该部分用作sFinFET的真正鳍)，而栅堆叠形成于隔离层上。由于鳍的底部被隔离层遮挡，所以栅堆叠难以对鳍的底部进行有效控制，从而可能造成源漏之间经由鳍底部的漏电流。为抑制这种漏电流，sFinFET可以包括位于鳍的露出部分下方的穿通阻挡部(PTS)。例如，该PTS可以基本上位于sFin的鳍中被隔离层遮挡的部分中。
栅堆叠在鳍中限定了沟道区(对应于鳍中与栅堆叠相交的部分)，并因此限定了源/漏区(对应于鳍中位于沟道区相对两侧的部分)。在该示例中，背栅的中部对应于沟道区。这样，既可以通过背栅(特别是其中部)有效地对鳍(特别是其沟道区)进行控制，又可以降低源/漏区与背栅之间的电容(因为端部与鳍之间的交迭面积减小)。
背栅的顶部可以形成有电介质层，以将背栅与其他部件(例如，栅堆叠和源/漏)电隔离。另外，在如上所述设置PTS的情况下，背栅端部顶面上的电介质层的顶面可以位于穿通阻挡部的顶面和底面之间。
根据一些示例，为了增强器件性能，可以应用应变源/漏技术。例如，源/漏区可以包括与鳍不同材料的半导体层，从而可以向沟道区施加应力。例如，对于p型器件，可以施加压应力；而对于n型器件，可以施加拉应力。
根据本公开的一些示例，sFin可以如下来制作。例如，可以在衬底中形成背栅槽，通过向该背栅槽中填充导电材料如金属、掺杂的多晶硅等来形成背栅。另外，在填充背栅槽之前，可以在背栅槽的侧壁上形成背栅介质层。根据一有利示例，这种背栅介质层可以按侧墙(spacer)形成工艺来制作，由此可以简化工艺。接下来，可以对衬底进行构图，来形成与背栅介质层邻接的鳍。例如，可以如此对衬底进行构图，使得在背栅槽的一侧侧壁(更具体地，背栅槽该侧壁上形成的背栅介质层)上留有衬底的(鳍状)部分。然后，可以进一步对背栅进行构图，使背栅位于其相对两侧的端部相对于端部之间的中部凹入，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。
为了便于背栅槽和鳍的构图，根据一有利示例，可以在衬底上形成构图辅助层。该构图辅助层可以被构图为具有与背栅槽相对应的开口，并且在其与开口相对的侧壁上可以形成图案转移层。这样，可以构图辅助层和图案转移层为掩模，来构图背栅槽(以下称作“第一构图”)；另外，可以图案转移层为掩模，来构图鳍(以下称作“第二构图”)。
这样，鳍通过两次构图形成：在第一构图中，形成鳍的一个侧面；而在第二构图中，形成鳍的另一个侧面。在第一构图中，鳍尚与衬底的主体相连并因此得到支撑。另外，在第二构图中，鳍与背栅相连并因此得到支撑。结果，可以防止鳍的制造过程中坍塌，并因此可以更高的产率来制造较薄的鳍。
在第二构图之前，可以在背栅槽中形成电介质层，以覆盖背栅。该电介质层一方面可以使背栅(例如与栅堆叠)电隔离，另一方面可以防止第二构图对背栅造成影响。
另外，为了便于构图，根据一有利示例，可以按侧墙形成工艺，来在构图辅助层的侧壁上形成图案转移层。由于侧墙形成工艺不需要掩模，从而可以减少工艺中使用的掩模数量。
根据一示例，衬底可以包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，而构图辅助层可以包括非晶硅。在这种情况下，为了避免在构图背栅槽期间不必要地刻蚀构图辅助层，可以在构图辅助层的顶面上形成保护层。另外，在形成构图辅助层之前，还可以在衬底上形成停止层。对于构图辅助层的构图(以在其中形成开口)可以停止于该停止层。例如，刻蚀保护层可以包括氮化物(如，氮化硅)，图案转移层可以包括氮化物，停止层可以包括氧化物(如，氧化硅)。
另外，根据本公开的一些示例，在如上所述制造sFin之后，可以如下来制作sFinFET。例如，可以在形成有sFin的衬底上形成隔离层，该隔离层露出sFin(特别是其中的鳍)的一部分。然后，可以在隔离层上形成与sFin相交的栅堆叠。
在制作sFinFET的示例中，根据一有利示例，可以利用栅堆叠为掩模来对背栅进行构图。具体地，栅堆叠在背栅中限定了中部(对应于背栅中与栅堆叠相交的部分)，并因此限定了端部(对应于背栅中位于中部相对两侧的部分)。这样，可以实现背栅的中部与鳍中沟道区的自对准，从而可以有效地对沟道区进行控制并因此控制sFinFET的阈值。
在对背栅进行构图时，可以去除背栅端部的一部分，或者甚至可以将背栅完全去除。在背栅槽中由于背栅端部的(部分)去除而导致的空间中，可以形成另一电介质层，以覆盖背栅端部的剩余部分(或者在端部完全去除的情况下，覆盖衬底)，使其(例如与源/漏)电隔离)。
根据本公开的一些示例，还可以对背栅介质层进行构图，以至少部分地去除构图后的背栅露出的背栅介质层部分。这样，可以露出鳍与背栅相对一侧的(至少部分)表面。随后，可以在鳍的表面上例如通过外延生长形成半导体层，从而有效扩展源/漏区的范围，有助于降低源/漏区的电阻。
为了形成上述的PTS，可以在形成隔离层之后且在形成栅堆叠之前，进行离子注入。由于sFin的形状因子及其顶部存在的各电介质层(例如，图案转移层等)，PTS可以基本上形成于sFin的鳍中被隔离层遮挡的部分中。之后，还可以去除sFin中鳍顶部的电介质层(例如，图案转移层等)。这样，随后形成的栅堆叠可以与鳍露出的侧面及顶面接触。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1(a)是示出了根据本公开一个实施例的半导体设置的透视图，且图1(b)是示出了图1(a)所示的半导体设置沿A-A′线切开后的透视图。如图1(a)和1(b)所示，该半导体设置包括衬底100，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底及硅系材料为例进行描述。
该半导体设置还包括在衬底上形成的sFin结构。具体地，该sFin结构可以包括在衬底上形成的两个鳍104以及夹于它们之间的背栅120。鳍104的宽度例如为约3-28nm，且与背栅120之间通过背栅介质层116隔开。背栅介质层116可以包括各种合适的电介质材料，例如氧化物(例如，氧化硅)，其等效厚度(图中纸面内水平方向上的维度)例如为约10-30nm。背栅120可以包括各种合适的导电材料，如掺杂的多晶硅，其宽度(图中纸面内水平方向上的维度)例如为约5-30nm。背栅120可以与衬底100电接触，从而可以通过衬底100向背栅120施加偏置。为此，衬底100中可以包括阱区100-1，以增强与背栅120的电接触。
在图1的示例中，鳍104与衬底100一体，由衬底100的一部分形成。这里需要指出的是，尽管在图1中将阱区100-1示出为还进入到鳍104中，但是本公开不限于此。例如，阱区100-1可以位于鳍104下方的衬底部分中，而没有进入到鳍104中(特别是，在鳍104底部形成穿通阻挡部的情况下，如下所述)。
如图1(b)所示，背栅120形成为位于其相对两侧的端部相对于端部之间的中部凹入(例如呈“凸”形)，从而端部与鳍104的交迭面积小于中部与鳍104的交迭面积。
图1中还示出了位于背栅120顶面上的电介质层，包括位于中部顶面上的电介质层124和位于端部顶面上的电介质层148。这些电介质层可以将背栅120与衬底正面(图1中上表面)形成的其余部件(例如，栅堆叠、源/漏区)电隔离。电介质层124和电介质层148可以包括相同或不同的材料。例如，电介质层124可以包括氧化物(如氧化硅)，电介质层148可以包括氮化物(如氮化硅)。
在图1的示例中，背栅介质层116被构图为与背栅120以及电介质层124和148的形状一致。这样，鳍104位于背栅120一侧的侧面可以露出。随后，可以在两个鳍104的相对侧面上例如通过外延生长，形成半导体层。这种半导体层甚至可以将两个鳍104连接起来。
图2是示出了根据本公开另一实施例的半导体设置的透视图，且图3是示出了图2所示的半导体设置沿A-A′线切开后的透视图。图2和3所示的半导体设置同样包括衬底200以及在该衬底200上形成的sFin。与图1的实施例类似，sFin可以包括在衬底上形成的两个鳍204以及夹于它们之间的背栅220。鳍204与背栅220之间通过背栅介质层216隔开。为了增强背栅220与基底衬底200之间的电接触，基底衬底200中可以包括阱区200-1。关于这些特征的结构和材料参数，可以参见以上结合图1的说明。
另外，该半导体设置还包括在衬底200上形成的隔离层202以及在隔离层202上形成的与sFin相交的栅堆叠。例如，隔离层202可以包括氧化物。栅堆叠可以包括栅介质层238和栅导体层240。例如，栅介质层238可以包括高K栅介质如HfO2，厚度为1-5nm；栅导体层240可以包括金属栅导体。另外，栅介质层238还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。在栅介质层238和栅导体240之间，还可以形成功函数调节层(图中未示出)。另外，栅堆叠两侧形成有栅侧墙230。例如，栅侧墙230可以包括氮化物，厚度为约5-20nm。
在该示例中，背栅220位于栅堆叠下方的部分对应于其“中部”，而位于栅堆叠两侧的部分对应于其“端部”。同样，背栅220形成为端部相对于中部凹入(例如呈“凸”形)，从而端部与鳍104的交迭面积小于中部与鳍104的交迭面积。在中部，背栅220通过其顶面上的电介质层224与栅堆叠隔离。
由于栅堆叠的存在，在sFin中限定了沟道区(对应于鳍与栅堆叠相交的部分)和源/漏区(对应于鳍中位于沟道区相对两侧的部分)。在图2所示的半导体设置中，在源/漏区，还在鳍的表面上生长形成半导体层232。半导体层232可以包括不同于鳍204的材料，以便能够向鳍204(特别是其中的沟道区)施加应力。例如，在鳍204包括Si的情况下，对于n型器件，半导体层232可以包括Si:C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层232可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另外，半导体层232的存在还展宽了源/漏区，从而有利于后继制造与源/漏区的接触部。
在图2的示例中，背栅介质层216也被构图为至少部分地露出鳍204在背栅220一侧的表面，从而半导体层232也形成于该表面上。例如，如图2所示，两个鳍204之间可以通过半导体层232而连接在一起。这样，在源/漏区，基本上不存在导体-电介质-导体的结构(这种结构会形成电容)。在端部，背栅220通过其顶面上的电介质层248与源/漏区(在该示例中，为半导体层232)隔离。
如图3所示，栅堆叠与鳍204(与背栅220相反一侧)的侧面相交。具体地，栅介质层238与鳍204的该侧面接触，从而栅导体层240可以通过栅介质层238控制在鳍204的该侧面上产生导电沟道。
在图2和3所示的示例中，还示出了位于鳍204顶部的一些层结构。这些层结构例如可以是在该半导体设置的制造过程中残留的，对于该半导体设置的结构和工作并无实质影响。根据本公开的一些示例，也可以去除这些残留层结构。
图4-25是示出了根据本公开另一实施例的制造半导体设置的流程中多个阶段的示意图。
如图4所示，提供衬底1000，例如体硅衬底。在衬底1000中，例如通过离子注入，形成有阱区1000-1。例如，对于p型器件，可以形成n型阱区；而对于n型器件，可以形成p型阱区。例如，n型阱区可以通过在衬底1000中注入n型杂质如P或As来形成，p型阱区可以通过在衬底1000中注入p型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
在衬底1000上可以依次形成停止层1006、构图辅助层1008和保护层1010。例如，停止层1006可以保护氧化物(如氧化硅)，厚度为约5-25nm；构图辅助层1008可以包括非晶硅，厚度为约50-200nm；保护层1010可以包括氮化物(如氮化硅)，厚度为约5-15nm。这些层的材料选择主要是为了在后继处理过程中提供刻蚀选择性。本领域技术人员应当理解，这些层可以包括其他合适的材料，并且其中的一些层在某些情况下可以省略。
接着，在保护层1010上可以形成光刻胶1012。例如通过光刻，对光刻胶1012进行构图，以在其中形成与将要形成的背栅相对应的开口。开口的宽度D1例如可以为约15-100nm。
接着，如图5所示，可以光刻胶1012为掩模，依次对保护层1010和构图辅助层1008进行刻蚀，如反应离子刻蚀(RIE)，从而在保护层1010和构图辅助层1008中形成开口。刻蚀可以停止于停止层1006。当然，如果构图辅助层1008与之下的衬底1000之间具有足够的刻蚀选择性，甚至可以去除这种停止层1006。之后，可以去除光刻胶1012。
然后，如图6所示，可以在构图辅助层1008(与开口相对)的侧壁上，形成图案转移层1014。图案转移层1014可以按照侧墙形成工艺来制作。例如，可以通过在图5所示结构(去除光刻胶1012)的表面上淀积一层氮化物，然后对氮化物进行RIE，来形成侧墙形式的图案转移层。所淀积的氮化物层的厚度可以为约3-28nm(基本上确定随后形成的鳍的宽度)。这种淀积例如可以通过原子层淀积(ALD)来进行。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
接下来，如图7所示，可以构图辅助层1008和图案转移层1014为掩模，对衬底1000进行构图，以在其中形成背栅槽BG。在此，可以依次对停止层1006和衬底1000进行RIE，来形成背栅槽BG。由于保护层1010的存在，这些RIE不会影响到构图辅助层1008。当然，如果构图辅助层1008的材料与停止层1006和衬底1000的材料之间具有足够的刻蚀选择性，甚至可以去除保护层1010。
根据一有利实施例，背栅槽BG进入到阱区1000-1中。例如，如图7所示，背栅槽BG的底面相比于阱区1000-1的顶面或最终形成的sFinFET沟道底部下凹D2的深度。D2可以在约10-30nm的范围。
随后，如图8所示，可以在背栅槽BG的侧壁上形成背栅介质层1016。背栅介质层1016可以包括任何合适的电介质材料，如氧化物或高K介质材料如HfO2。在此，可以按照侧墙形成工艺，来制作背栅介质层1016。例如，可以通过在图7所示结构的表面上通过热氧化，来形成一层等效厚度(EOT)为约10-30nm的氧化物层，然后对该氧化物层进行RIE，来形成侧墙形式的背栅介质层。
在此，为了降低将要形成的背栅与衬底之间的接触电阻，如图8中的箭头所示，可以经由背栅槽BG，进行离子注入，以在衬底1000(特别是阱区1000-1)中形成接触区1018。离子注入的掺杂类型与阱区的掺杂类型相同，从而接触区1018的掺杂浓度(例如，为1E18-1E21cm-3)高于阱区1000-1中其余部分处的掺杂浓度。由于D2(参见图7)的存在，可以防止离子注入的掺杂剂进入到随后形成的鳍中。
然后，如图9所示，可以在背栅槽BG中填充导电材料，以形成背栅1020。背栅1020可以包括掺杂(并因此导电)的半导体材料如多晶硅，掺杂的极性(p型或n型)可以用来调节器件的阈值电压，且掺杂的浓度可以为约1E18-1E21cm-3。填充例如可以通过淀积且然后回蚀导电材料来进行。备选地，背栅1020可以包括金属如TiN、W等或其组合。根据一有利示例，背栅1020的顶面可以与衬底1000的顶面基本上持平或者(略)高于衬底1000的顶面。
在如上所述形成背栅之后，接下来可以对衬底1000进行构图，来形成鳍。
在本实施例中，随后将形成与鳍相交的栅堆叠来制造FinFET。如图10所示，可以在背栅槽BG中进一步填充电介质层1022，以覆盖背栅1020。例如，电介质层1022可以包括氧化物，且可以通过淀积氧化物然后回蚀来形成。另外，根据一有利示例，在填充电介质层1022之前，可以选择性去除背栅介质层1016被背栅1020露出的部分，使得电介质层1022完全覆盖背栅堆叠(背栅1020和背栅介质层1016)，以避免其在随后的处理中受影响。另外，还可以选择性去除构图辅助层1008顶部的保护层1010。例如，这可以通过相对于电介质层1022(例如，氧化物)RIE保护层1010(例如，氮化物)来进行。
接下来，如图11所示，可以通过选择性刻蚀，如通过TMAH溶液进行湿法刻蚀，来去除构图辅助层1008，留下图案转移层1014。然后，可以图案转移层1014为掩模，进一步选择性刻蚀如RIE停止层1006和衬底1000。这样，如图12所示，就在背栅1020两侧留下了鳍状的衬底部分1004，它们对应于图案转移层1014的形状。
这里需要指出的是，尽管在图12中将鳍1004的底部示出为与背栅1020的底部基本上持平，但是本公开不限于此。根据本公开的示例，为了使得背栅1020能够有效地控制鳍1004，在竖直方向上鳍1004的延伸范围优选不超过背栅1020的延伸范围。
这样，就得到了根据该实施例的预备sFin结构。如图12所示，该预备sFin结构包括背栅1020以及位于背栅1020相对两侧的鳍1004，背栅1020与各鳍1004之间夹有背栅介质层1016。另外，背栅1020的顶面上设有电介质层1022。
在图12的预备sFin中，还示出了图案转移层1014和停止层1006的残留物。这些残留物对于后继工艺并无实质影响，因此在此可以不予理会，以简化工艺。当然，可以按需将它们去除。
在该预备sFin中，尚未对背栅1020进行进一步构图。在该实施例中，将对背栅1020的进一步构图与FET的制造工艺结合起来。但是，本公开不限于此。例如，背栅的进一步构图可以单独进行。
这里需要指出的是，在图12所示的示例中，一起形成了三个预备sFin。但是本公开不限于此。例如，可以根据需要，形成更多或更少的预备sFin。另外，所形成的预备sFin的布局也不一定是如图所示的并行设置。
在以下，将说明制造sFinFET的示例方法流程。
为制造sFinFET，可以在衬底1000上形成隔离层。例如，如图13所示，可以在衬底上例如通过淀积形成电介质层1002(例如，可以包括氧化物)，然后对淀积的电介质层进行回蚀，来形成隔离层。通常，淀积的电介质层可以完全覆盖预备sFin，并且在回蚀之前可以对淀积的电介质进行平坦化，如化学机械抛光(CMP)。根据一优选示例，可以通过溅射来对淀积的电介质层进行平坦化处理。例如，溅射可以使用等离子体，如Ar或N等离子体。
在回蚀电介质层1002时，背栅1020顶部的电介质层1022(在该示例中，与电介质层1002均包括氧化物)也会被去除，如图14所示。这样，就露出了背栅1020。
在衬底1000中形成阱区1000-1的情况下，阱区的顶面可以不低于隔离层1002的顶面(参见图14)。例如，隔离层1002的顶面优选稍稍露出阱区。即，隔离层1002的顶面略低于阱区1000-1的顶面(附图中没有示出它们之间的高度差)。
为改善器件性能，特别是降低源漏泄漏，根据本公开的一示例，如图14中的箭头所示，可以通过离子注入来形成穿通阻挡部(PTS)1046。例如，对于n型器件而言，可以注入p型杂质，如B、BF2或In；对于p型器件，可以注入n型杂质，如As或P。离子注入可以垂直于衬底表面。控制离子注入的参数，使得PTS形成于鳍1004位于隔离层1006表面之下的部分中，并且具有期望的掺杂浓度，例如约5E17-2E19cm-3，并且掺杂浓度应高于衬底中阱区1000-1的掺杂浓度。应当注意，由于sFin的形状因子(细长形)及其顶部存在的各电介质层，有利于在深度方向上形成陡峭的掺杂分布。可以进行退火如尖峰退火、激光退火和/或快速退火，以激活注入的掺杂剂。这种PTS有助于减小源漏泄漏。
由于背栅1020的顶面外露，从而离子注入可能进入到背栅1020(特别是其顶端)中。如果需要的话，可以对背栅1020进行少许RIE，以去除其顶端一部分。之后，可以通过淀积然后回蚀例如氧化物，来在背栅1020顶面上重新覆盖电介质层1024(参见图15)。
接下来，可以在隔离层1002上形成与预备sFin相交的栅堆叠。例如，这可以如下进行。具体地，如图15所示，例如通过淀积，形成栅介质层1026。例如，栅介质层1026可以包括氧化物，厚度为约0.8-1.5nm。在图15所示的示例中，仅示出了形成于预备sFin顶面和侧面上的栅介质层1026。但是，栅介质层1026也可以包括在隔离层1002的顶面上延伸的部分。然后，例如通过淀积，形成栅导体层1028。例如，栅导体层1028可以包括多晶硅。栅导体层1028可以填充预备sFin之间的间隙，并可以进行平坦化处理例如CMP。
如图16(图16(b)示出了沿图16(a)中BB′线的截面图)所示，对栅导体层1028进行构图。在图16的示例中，栅导体层1028被构图为与预备sFin相交的条形。根据另一实施例，还可以构图后的栅导体层1028为掩模，进一步对栅介质层1026进行构图。
在形成构图的栅导体之后，例如可以栅导体为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
这样，栅堆叠就限定了预备sFin中背栅的“中部”(背栅中处于栅堆叠下方的部分)，且因此可以容易地对背栅进行进一步构图。具体地，如图17所示，例如可以RIE，依次选择性去除栅导体层1028两侧的栅介质层1026(在以上进行了栅介质层1026的构图的情况下，可以省略该步骤)、电介质层1024和背栅1020。在此，背栅1020可以是被部分去除，甚至是完全去除。这样，背栅1020就被构图为中部两侧的端部相对于中部凹入的形状(参见图18(c))，基本上呈“凸”形。于是，背栅被进一步构图的预备sFin形成了根据该实施例的sFin。
接下来，如图18(图18(b)示出了沿图18(a)中BB′线的截面图，图18(c)示出了沿图18(a)中C1C1′线的截面图，图18(d)示出了沿图18(a)中C2C2′线的截面图)所示，可以在栅导体层1028的侧壁上形成栅侧墙1030。例如，可以通过淀积形成厚度约为5-20nm的氮化物(如氮化硅)，然后对氮化物进行RIE，来形成栅侧墙1030。在此，在形成栅侧墙时可以控制RIE的量，使得栅侧墙1030基本上不会形成于sFin的侧壁上。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
另外，背栅1020端部的顶面上可以覆盖电介质层1048。例如，电介质层1048可以包括氮化物，并且可以在形成栅侧墙的同时一起形成，从而有助于简化工艺。根据一有利示例，电介质层1048的顶面位于PTS1046的顶面和底面之间。
在形成侧墙之后，可以栅导体及侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以形成源/漏区，得到sFinFET。
为改善器件性能，根据本公开的一示例，可以利用应变源/漏技术。具体地，如图19(图19(b)示出了沿图19(a)中BB′线的截面图，图19(c)示出了沿图19(a)中C1C1′线的截面图)所示，可以通过外延，在鳍1004被栅堆叠露出的部分(对应于源/漏区)的表面上形成半导体层1032。优选地，在外延之前，还可以选择性去除背栅介质层1016的露出部分(参见图18(b))。从而半导体层1032也在鳍1004面对背栅一侧的表面上生长。在图19的示例中，示出了半导体层1032将两个鳍1004连接起来的情况。
根据本公开的一实施例，可以在生长半导体层1032的同时，对其进行原位掺杂。例如，对于n型器件，可以进行n型原位掺杂；而对于p型器件，可以进行p型原位掺杂。另外，为了进一步提升性能，半导体层1032可以包括不同于鳍1004的材料，以便能够向鳍1004(其中将形成器件的沟道区)施加应力。例如，在鳍1004包括Si的情况下，对于n型器件，半导体层1032可以包括Si:C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层1014可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另一方面，生长的半导体层1032使得源/漏区在横向上展宽，从而有助于随后形成到源/漏区的接触部。
在栅导体层1028包括多晶硅的情况下，半导体层1032的生长可能也会发生在牺牲栅导体层1028的顶面上。这在附图中并未示出。
在上述实施例中，在形成sFin之后，直接形成了栅堆叠。本公开不限于此。例如，替代栅工艺同样适用于本公开。
根据本公开的另一实施例，在图15中形成的栅介质层1026和栅导体层1028为牺牲栅介质层和牺牲栅导体层(这样，通过结合图15、16描述的操作得到的栅堆叠为牺牲栅堆叠)。接下来，可以同样按以上结合图17描述的操作来对背栅进行构图，并可以按以上结合图18描述的操作来形成栅侧墙1030。另外，同样可以按以上结合图19描述的操作，来应用应变源/漏技术。
接下来，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆叠。例如，这可以如下进行。
具体地，如图20(图20(a)对应于图18(c)的截面图，图20(b)对应于图18(d)的截面图)所示，例如通过淀积，形成电介质层1034。该电介质层1034例如可以包括氧化物。随后，对该电介质层1034进行平坦化处理例如CMP。该CMP可以停止于栅侧墙1030，从而露出牺牲栅导体层1028。随后，如图21(图21(a)对应于图18(b)的截面图，图21(b)对应于图20(a)的截面图，图21(c)对应于图20(b)的截面图)所示，例如通过TMAH溶液，选择性去除牺牲栅导体1028，从而在栅侧墙1030内侧形成了栅槽1036。根据另一示例，还可以进一步去除牺牲栅介质层1026。
然后，如图22(图22(a)、22(b)、22(c)分别对应于图21(a)、21(b)、21(c)的截面图)、图23(示出了图22所示结构的俯视图)所示，通过在栅槽中形成栅介质层1038和栅导体层1040，形成最终的栅堆叠。栅介质层1038可以包括高K栅介质例如HfO2，厚度为约1-5nm。另外，栅介质层1038还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。栅导体层1040可以包括金属栅导体。优选地，在栅介质层1038和栅导体层1040之间还可以形成功函数调节层(未示出)。
这样，就得到了根据该实施例的sFinFET。如图22、23所示，该sFinFET包括在衬底1000(更具体地，隔离层1002)上形成的与sFin(包括背栅1020和鳍1004)相交的栅堆叠(包括栅介质层1038和栅导体层1040)。如图22(a)所示，栅导体层1040可以经由栅介质层1038，控制鳍1004在(与背栅1020相反一侧的)侧面上产生导电沟道。另外，背栅1020可以经由背栅介质层1016控制鳍1004，从而按需改变sFinFET的阈值。背栅1020通过电介质层1024、1048与栅堆叠、源/漏区电隔离。
在如上所述形成sFinFET之后，还可以制作各种电接触。例如，如图24所示，可以在图21所示结构的表面上淀积层间电介质(ILD)层1042。该ILD层1042例如可以包括氧化物。可以对ILD层1042进行平坦化处理例如CMP，使其表面大致平坦。然后，例如可以通过光刻，形成接触孔，并在接触孔中填充导电材料如金属(例如，W或Cu等)，来形成接触部，例如与栅堆叠的接触部1044-1、与源/漏区的接触部1044-2以及与背栅的接触部1044-2。
图25(a)、(b)分别示出了沿图24中B1B1′线、B2B2′线的截面图。如图25所示，接触部1044-1穿透ILD层1042，到达栅导体1040，并因此与栅导体1040电接触；接触部1044-2穿透ILD层1042以及电介质层1034，达到源/漏区(在该示例中为半导体层1032)，并因此与源/漏区电接触；接触部1044-3穿透ILD层1042、电介质层1034以及隔离层1002，到达衬底1000(特别是，其中的阱区1000-1)，并因此与背栅1020电接触。通过这些电接触，可以施加所需的电信号。
这里需要指出的是，尽管在图25中将三个sFin的源/漏区示出为连接至相同的接触部，但是本公开不限于此。具体的电连接方式可以根据设计而定。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (26)

1.一种半导体设置，包括：
衬底；
在衬底上形成的背栅；
在背栅的两侧形成的鳍；以及
夹于背栅与各鳍之间的背栅介质层，
其中，背栅位于其相对两侧的端部相对于端部之间的中部凹入，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。
2.根据权利要求1所述的半导体设置，其中，背栅中部的顶面与各鳍的顶面基本上持平或高于鳍的顶面。
3.根据权利要求1所述的半导体设置，其中，端部与每一鳍的交迭面积基本上为零。
4.根据权利要求1所述的半导体设置，其中，背栅包括导电材料，且宽度为5-30nm。
5.根据权利要求1所述的半导体设置，其中，鳍包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，且宽度为约3-28nm。
6.根据权利要求1所述的半导体设置，其中，背栅介质层包括氧化物，且等效厚度为约10-30nm。
7.根据权利要求1所述的半导体设置，还包括位于背栅顶部的电介质层。
8.根据权利要求7所述的半导体设置，还包括：
在衬底上形成的隔离层，所述隔离层露出鳍的一部分；和
在隔离层上形成的栅堆叠，所述栅堆叠与所述鳍和背栅的中部相交。
9.根据权利要求8所述的半导体设置，其中，衬底中包括阱区，其中背栅与阱区电接触。
10.根据权利要求8所述的半导体设置，还包括：在所述鳍被隔离层露出的部分下方形成的穿通阻挡部，所述穿通阻挡部的掺杂浓度高于阱区的掺杂浓度。
11.根据权利要求10所述的半导体设置，其中，背栅端部顶面上的电介质层的顶面位于穿通阻挡部的顶面和底面之间。
12.根据权利要求8所述的半导体设置，还包括在鳍位于栅堆叠相对两侧的部分的表面上生长的半导体层。
13.根据权利要求12所述的半导体器件，其中，如果所述半导体设置用于p型器件，则半导体层带压应力；如果所述半导体设置用于n型器件，则半导体层带拉应力。
14.一种制造半导体设置的方法，包括：
在衬底中形成背栅槽；
在背栅槽的侧壁上形成背栅介质层；
向背栅槽中填充导电材料，形成背栅；
对衬底进行构图，以形成与背栅介质层邻接的鳍；以及
对背栅进行构图，使背栅位于其相对两侧的端部相对于端部之间的中部凹入，从而端部与每一鳍的交迭面积小于中部与该鳍的交迭面积。
15.根据权利要求14所述的方法，还包括：在对背栅进行构图后，至少部分地去除背栅露出的背栅介质层部分。
16.根据权利要求14所述的方法，其中，
形成背栅槽包括：
在衬底上形成构图辅助层，该构图辅助层被构图为具有与背栅槽相对应的开口；
在构图辅助层与开口相对的侧壁上形成图案转移层；
以该构图辅助层及图案转移层为掩模，对衬底进行刻蚀，以形成背栅槽，以及
形成鳍包括：
选择性去除构图辅助层；以及
以图案转移层为掩模，对衬底进行刻蚀，以形成鳍。
17.根据权利要求16所述的方法，其中，背栅槽中填充的导电材料的顶面与衬底的顶面基本上持平或高于衬底的顶面。
18.根据权利要求14所述的方法，其中，在形成背栅之后且在对衬底进行构图之前，该方法还包括：在背栅槽中形成电介质层，以覆盖背栅。
19.根据权利要求16所述的方法，其中，衬底包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，构图辅助层包括非晶硅，以及
该方法还包括：在构图辅助层的顶面上形成保护层，以在背栅槽的刻蚀期间保护构图辅助层。
20.根据权利要求19所述的方法，还包括：在衬底上形成停止层，构图辅助层形成于该停止层上。
21.根据权利要求20所述的方法，其中，保护层包括氮化物，图案转移层包括氮化物，停止层包括氧化物。
22.根据权利要求16所述的方法，其中，按侧墙形成工艺，在构图辅助层的侧壁上形成图案转移层。
23.根据权利要求14所述的方法，其中，按侧墙形成工艺，在背栅槽的侧壁上形成背栅介质层。
24.根据权利要求18所述的方法，其中，在形成鳍之后且在对背栅构图之前，该方法还包括：
在衬底上形成隔离层，所述隔离层露出鳍的一部分；
在隔离层上形成的栅堆叠，所述栅堆叠与所述鳍和背栅相交。
25.根据权利要求24所述的方法，其中，对背栅进行构图包括：
以栅堆叠为掩模，对背栅进行构图，使得背栅位于栅堆叠两侧的部分至少部分地被去除。
26.根据权利要求25所述的方法，还包括：在背栅槽位于栅堆叠两侧的部分中形成另一电介质层。
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